【技术实现步骤摘要】
运用于DLL的时钟占空比自动控制电路
[0001]本专利技术实施例涉及电路领域，特别涉及一种运用于DLL的时钟占空比自动控制电路。
技术介绍
[0002]延迟锁定回路(Delay
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Locked Loop)是一种时钟产生电路，它能根据输入时钟和输出时钟的相位差，调整压控延迟线的输出，使输出时钟与输入时钟的相位保持一致。单个DLL容易受到外界干扰，如温度、电压波动等都会使得内部时钟和外部时钟的延迟不同步，将多个DLL组装成一个多抽头延迟锁定回路(Multi Tap Delay
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Locked Loop)则能减少这种外界抑制。
[0003]占空比(Duty Cycle)是指在一个脉冲循环内，通电时间相对于总时间所占的比例。时钟的占空比控制在50％时能使电路达到最理想状态，若时钟的占空比大于50％，则会造成电路不稳定，若时钟的占空比小于50％，则会影响电路的性能。
[0004]专利技术人发现相关技术中至少存在如下问题：DLL中的延迟时间产生电路(Delay Time Genera...
【技术保护点】
【技术特征摘要】
1.一种延迟锁定回路，其特征在于，包括：延迟时间产生电路，以及与所述延迟时间产生电路连接的占空比控制电路；所述延迟时间产生电路用于根据输入的参考时钟信号输出延迟后的参考时钟信号；所述占空比控制电路的输入端用于接收所述延迟时间产生电路输出的所述延迟后的参考时钟信号，输出端用于向所述延迟时间产生电路反馈占空比控制信号；其中，所述占空比控制电路包括：滤波电路和比较电路；所述滤波电路用于对所述延迟后的参考时钟信号进行滤波，得到所述延迟后的参考时钟信号的直流电压；所述比较电路用于比较所述直流电压和二分之一的电源电压，并根据比较结果向所述延迟时间产生电路反馈所述占空比控制信号。2.根据权利要求1所述的延迟锁定回路，其特征在于，所述占空比控制信号包括：第一占空比控制信号和第二占空比控制信号；所述比较电路包括：第一P型MOS管，第二P型MOS管，第一N型MOS管，第二N型MOS管，第三N型MOS管；所述第一P型MOS管的源极与所述电源电压相连，所述第一P型MOS管的漏极和栅极与所述第一N型MOS管的漏极相连；所述第二P型MOS管的源极与所述电源电压相连，所述第二P型MOS管的漏极和栅极与所述第二N型MOS管的漏极相连；所述第一N型MOS管的源极和所述第二N型MOS管的源极相连；所述第三N型MOS管的漏极连接所述第一N型MOS管和所述第二N型MOS管的源极，所述第三N型MOS管的源极接地；所述第一N型MOS管的栅极作为所述比较电路的第一输入端接收所述延迟后的参考时钟信号的直流电压，所述第二N型MOS管的栅极作为所述比较电路的第二输入端接收所述二分之一的电源电压，所述第三N型MOS管的栅极作为所述比较电路的第三输入端接收电流信号；其中，所述比较电路的第一输出端位于所述第一N型MOS管的漏极和所述第一P型MOS管的漏极之间，用于输出所述第一占空比控制信号；所述比较电路的第二输出端位于所述第二N型MOS管的漏极和所述第二P型MOS管的漏极之间，用于输出所述第二占空比控制信号。3.根据权利要求2所述的延迟锁定回路，其特征在于，所述滤波电路包括：信号输入端，第一电阻和第一电容；所述第一电阻的一端连接所述信号输入端，所述第一电阻的另一端连接所述第一电容的一端，所述第一电容的另一端接地；所述信号输入端用于接收所述延迟后的参考时钟信号，所述第一电阻与所述第一电容连接的一端，用于输出所述延迟后的参考时钟信号的直流电压至所述比较电路的所述第一输入端。4.根据权利要求2所述的延迟锁定回路，其特征在于，所述占空比控制电路还包括：分压电路；所述分压电路一端连接所述电源电压，另一端连接所述比较电路的所述第二输入端；
所述分压电路用于将所述电源电压分压为二分之一的电源电压后，将所述二分之一的电源电压输出至所述第二输入端。5.根据权利要求4所述的延迟锁定回路，其特征在于，所述分压电路包括：第二电容，第二电阻和第三电阻；所述第二电阻和所述第三电阻的阻值相同；所述第二电阻的一端与所述第三...
【专利技术属性】
技术研发人员：任旭亮，
申请(专利权)人：深圳高铂科技有限公司，
类型：发明
国别省市：
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