面向8.1GbpseDP高速显示接口接收端时钟数据恢复关键电路系统技术方案

本发明专利技术公开了一种面向8.1Gbps eDP高速显示接口接收端时钟数据恢复关键电路系统，属于高速通信领域，通过采样同步模块将8.1Gbps的输入信号同步为并行数据。之后鉴相器和多数表决器对并行数据和采样时钟进行相位比较，产生相位误差信号。相位误差信号再通过数字滤波器和数据整形器滤除高频噪声抖动，最终在相位累积器中形成相位调整信号。相位调整信号传输至相位插值模块，调整采样时钟相位，实现系统闭环。本发明专利技术的系统结构中，鉴相器结构简单，具有较低的功耗和面积，同时数据整形器可提高数据精度，有效抑制系统震荡，增加系统的鲁棒性。增加系统的鲁棒性。增加系统的鲁棒性。

【技术实现步骤摘要】
面向8.1Gbps eDP高速显示接口接收端时钟数据恢复关键电路系统


[0001]本专利技术涉及高速通信
，特别涉及一种面向8.1Gbps eDP高速显示接口接收端时钟数据恢复关键电路系统。

技术介绍

[0002]随着超高清视频显示技术对数据传输速率的要求越来越高，传统的数据接口无法满足高清面板的显示需求。因此视频电子标准协会(VESA)制定了新型嵌入式显示接口(eDP)规范，其架构包含4个主要传输通道，每个通道的传输速率高达8.1Gbps，总数据有效速率可达25.92Gbps。
[0003]尽管eDP显示接口规范提高了数据的传输速率，但是在高频数据传输场景中，信号上升沿时间缩短、幅值降低，导致信号高频效应占据主导地位。因此，需要采用Serdes高速链路设计技术来解决高速eDP接口面临的信号完整性挑战。在长距离传输场景中，为了进一步减少信道串扰、PVT等环境噪声对时钟信号和数据信号的共同影响，高速链路主要采用串行非同步架构。
[0004]串行非同步架构相比于并行同步架构，其具有不需要考虑并行数据之间的同步性，和复杂度低的优本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种面向8.1Gbps eDP高速显示接口接收端时钟数据恢复关键电路系统，其特征在于，包括：采样同步模块，所述采样同步模块的输入端与输入串行信号相连，用于将8.1Gbps的输入信号同步为并行数据；鉴相器，所述鉴相器的输入端与所述采样同步模块的输出端相连，用于根据所述并行数据来判决采样时钟和数据位之间的相位关系，并根据相位关系输出调整采样时钟相位的多个超前和滞后信号；多数表决器，所述多数表决器的输入端与所述鉴相器的输出端相连，用于对所述鉴相器产生的多个超前和滞后信号样本进行判决，输出相位误差信号；数字滤波器，所述数字滤波器的输入端与所述多数表决器的输出端相连，用于对所述多数表决器输出的相位误差信号进行比例和积分运算，通过比例路径数据和积分路径数据最终相加得到所述数字滤波器的输出数据；数据整形器，所述数据整形器的输入端与所述数字滤波器的输出端相连，用于压缩所述数字滤波器的输出数据，减小输出数据数值的跳变幅度，将幅值信息转换为占空比信息，通过高通滤波器整形量化噪声，滤除低频部分；相位累积器，所述相位累积器的输入端与所述数据整形器的输出端相连，输出端与相位插值模块的输入端相连，用于根据数据整形器的输出数据，记录相位调整后的信息，并根据所述相位插值模块的精度，输出相应数据位宽的相位调整信号；所述相位插值模块，所述相位插值模块的输出端与所述采样同步模块的另一输入端相连，用于根据所述相位调整信号，调整所述采样同步模块采样时钟的相位；校验模块，所述校验模块的输入端与所述采样同步模块的另一个输出端相连，输出端输出检验信号和输出数据，用于对所述采样同步模块输出数据的校验，确定系统是否自适应收敛，并根据所述检验信号验证误码率指标。2.根据权利要求1所述的系统，其特征在于，所述采样同步模块进一步用于采用1/2速率的过采样方案，使用两个边沿采样时钟和两个数据采样时钟，分别采集同步边沿位信息和数据位信息。3.根据权利要求1所述的系统，其特征在于，所述鉴相器根据所述并行数据来判决采样时钟和数据位之间的相位关系的判决公式为：其中，E0为第一个边沿采样时钟采集的信息，E1...

【专利技术属性】
技术研发人员：刘昊，张佳琛，
申请(专利权)人：东南大学，
类型：发明
国别省市：