PLL电路、通信装置以及通信装置的回环测试方法制造方法及图纸

本发明专利技术提供一种ＰＬＬ电路、通信装置以及通信装置的回环测试方法。设置在ＰＬＬ电路中的控制单元控制相位内插器，以在根据ＳＳＣ的调制轮廓预定的时刻以基本延迟量Δ为单位逐步地改变施加到相移信号Ｃ＿ＰＳ的相移量。此外，控制单元以下面的方式控制在通过分割相移信号Ｃ＿ＰＳ的频率而获得的反馈时钟信号Ｃ＿ＦＢ的一个周期中施加到从相位内插器输出的相移信号Ｃ＿ＰＳ的总相移量：该总相移量和Ｃ＿ＦＢ的前一个周期中的总相移量之间的差总是等于或者小于基本延迟量Δ。

【技术实现步骤摘要】

【技术保护点】
一种生成展频时钟（ＳＳＣ）的ＰＬＬ电路，包括：　相位比较单元，所述相位比较单元接收参考时钟信号和反馈时钟信号，并且根据所述参考时钟信号和所述反馈时钟信号之间的相位差生成控制电压；　压控振荡器，所述压控振荡器根据所述控制电压在振荡 频率处振荡，并且生成输出时钟信号作为所述ＳＳＣ；　相位内插器，所述相位内插器生成相移信号，所述相移信号是通过将所述输出时钟信号的相位移位从相互差别基本延迟量的整数倍的多个相移量中选择的相移量而获得的；　分频电路，所述分频电路通过 分割所述相移信号的频率而生成所述反馈时钟信号，以将所述反馈时钟信号提供给所述相位比较单元；以及　...

【技术特征摘要】
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【专利技术属性】
技术研发人员：小笠原和夫，中平政男，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]