具有灵活可配置逻辑模块的微控制器制造技术

本申请公开了一种具有灵活可配置逻辑模块的微控制器，包括：多个可配置逻辑模块，每个具有两个查找表、一个来自寄存器输出、两个来自MCU输入引脚、两个来自其他可配置逻辑模块的输出，根据输入端口的值在查找表中获得输出端口对应的值；多个输入复用器，两个分别选择来自MCU输入引脚的信号，并输入到查找表，两个分别选择来自其他可配置逻辑模块的输出，并输入到查找表；两个触发器，其数据端口各自接收查找表的两个输出端口，时钟端口各自接收微控制器的内部时钟或外部模块输入的时钟；两个输出复用器，选择查找表直接输出或触发器输出；两个解复用器，选择查找表输出到哪个MCU输出引脚。本申请可以满足微控制器高速通讯应用场景。景。景。

【技术实现步骤摘要】
具有灵活可配置逻辑模块的微控制器


[0001]本申请涉及微控制器（MCU）
，特别涉及一种具有灵活可配置逻辑模块的微控制器。

技术介绍

[0002]本部分旨在为权利要求书中陈述的本申请的实施方式提供背景或上下文。此处的描述不因为包括在本部分中就承认是已被公开的现有技术。
[0003]在光通讯领域中，光通信模块作为基础设备，数以亿计(只)的需求承载着巨大的市场，其内部信号按速度划分分为：A：高速信号（1000Mbps, 10Gbps, 25Gbps, 100Gbps或者更高）；B：准高速信号（RX LOS, TX FAULT, TX DISABLE, RSSI TRIGGER, 50Gbps TIA Rate SELECT等），响应时间需要几纳秒到数十纳秒不等；C：低速信号（微控制器（MCU）串行执行，例如DDM(数字诊断监控)：电源电压，温度，发射光功率，接收光功率，LD偏置电流监控），响应时间要求优于50毫秒即可。
[0004]其中，低速信号处理目前全部由光通信模块厂家选择不同厂家、不同种类的MCU实现；高速信号由专用收发器实现；准高速信号处理电路目前大多由分离器件搭建而成。
[0005]对于FTTH、FTTB、FTTC应用，由于技术发展不断提速，已经由1.25Gbps，2.5Gbps，10Gbps，25Gbps提升到目前最高的50Gbps，但是考虑到全面升级的成本压力不符合多样化的供需关系，通常是在一条PON光网络上高低速率共存且时分复用和波分复用。
[0006]对于25Gbps和10Gbps PON系统，上行存在1290nm 25Gbps数据和1270nm 10Gbps数据，即25GSPON OLT端需要时分复用和波分复用多节点ONU端25Gbps或10Gbps数据，对于25GSPON OLT端光通信模块由于可能接收不同的速率，需要选择不同APD PIN TIA跨阻增益来满足光网络的最佳接收灵敏度性能，通过交换机给定的RESET和RATE SELECT信号，实现高速3电平信号给到跨阻放大器。
[0007]传统的实现高速3电平信号方案如图1所示，MCU需要额外的2颗74AUP1G97逻辑芯片和两颗滤波电容，压缩了PCB使用面积。

技术实现思路

[0008]本申请的目的在于提供一种具有灵活可配置逻辑模块（FLEXCLB）的微控制器（MCU），在MCU内部嵌入可配置逻辑模块，提高MCU灵活性，满足MCU高速通讯应用场景。
[0009]本申请公开了一种具有灵活可配置逻辑模块的微控制器，包括：多个可配置逻辑模块，其中每个可配置逻辑模块具有两个查找表，每个可配置逻辑模块具有一个来自寄存器的输入端口、两个来自MCU输入引脚的输入端口、两个来自其他可配置逻辑模块的输入端口（级联）、以及两个输出端口，所述可配置逻辑模块根据输入端口的值在所述查找表中获得输出端口对应的值并输出；多个输入复用器，其中两个输入复用器分别接收来自所述MCU输入引脚的输出并
选择性输出到所述两个可配置逻辑模块，其中两个输入复用器分别接收来自其他可配置逻辑模块的输出并选择性输出到所述两个可配置逻辑模块；两个触发器，所述两个触发器的数据端口各自接收所述两个输出端口的输出值，并且所述两个触发器的时钟端口各自接收微控制器的内部时钟或外部模块输入的时钟；两个输出复用器，所述两个输出复用器各自接收所述两个查找表的直接输出和两个触发器的输出值，实现异步或同步输出；两个解复用器，所述两个解复用器各自接收所述两个输出复用器的输出值并输出到相应MCU输出引脚。
[0010]在一个优选例中，所述可配置逻辑模块根据两个来自MCU输入引脚输入端口的值分别在所述两个查找表中获得两个输出端口对应的值并输出，其中，所述两个查找表各自通过5比特寄存器配置。
[0011]在一个优选例中，还包括：第一电阻和第二电阻，所述第一电阻的一端耦合到其中一个输出端口，所述第二电阻的一端耦合到另一个输出端口，所述第一电阻的另一端和第二电阻的另一端相连并输出三电平信号。
[0012]在一个优选例中，所述第一电阻和第二电阻的阻值相同，均为220个单位电阻值。
[0013]在一个优选例中，所述两个输出端口的输出值均为低电平时，所述第一电阻的另一端和第二电阻的另一端输出0电平，所述两个输出端口的输出值均为高电平时，所述第一电阻的另一端和第二电阻的另一端输出高电平，所述两个输出端口的输出值中一个为高电平另一个为低电平时，所述第一电阻的另一端和第二电阻的另一端输出中间电平。
[0014]在一个优选例中，还包括：同步时钟选择器，所述同步时钟选择器接收微控制器的内部时钟或外部模块输入的时钟并选择性输出到所述两个触发器的时钟端口。
[0015]在一个优选例中，所述微控制器包括至少三个可配置逻辑模块。
[0016]在一个优选例中，所述微控制器包括至少四个输入复用器。
[0017]本申请实施方式中，在MCU内部嵌入可配置逻辑模块，完美的整合低速信号和准高速信号，提高MCU灵活性，节省光通信模块本身苛刻的PCB面积难题和高成本难题。
[0018]本专利技术将准高速信号处理电路集成于MCU内部，减少外围器件，节约PCB面积，同时提高MCU适用范围。
[0019]本申请的说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合（即技术方案）的话，会使得说明书过于冗长。为了避免这个问题，本申请上述
技术实现思路
中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案（这些技术方案均应该视为在本说明书中已经记载），除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。
附图说明
[0020]图1是传统的实现高速3电平信号方案的示意图。
[0021]图2是根据本申请一个实施例中的可配置逻辑模块的连接结构示意图。
[0022]图3是根据本申请一个实施例中的光通信模块的结构示意图。
[0023]图4是根据本申请一个实施例中的具有灵活可配置逻辑模块的微控制器的结构示意图。
具体实施方式
[0024]在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。
[0025]为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请的实施方式作进一步地详细描述。
[0026]本申请的一个实施例中涉及一种具有灵活可配置逻辑模块本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种具有灵活可配置逻辑模块的微控制器，其特征在于，包括：多个可配置逻辑模块，其中每个可配置逻辑模块具有两个查找表，每个可配置逻辑模块具有一个来自寄存器的输入端口、两个来自MCU输入引脚的输入端口、两个来自其他可配置逻辑模块的输入端口、以及两个输出端口，所述可配置逻辑模块根据输入端口的值在所述查找表中获得输出端口对应的值并输出；多个输入复用器，其中两个输入复用器分别接收来自所述MCU输入引脚的输入并选择性输出到所述查找表，其中两个输入复用器分别接收来自其他可配置逻辑模块的输出并选择性输出到所述查找表；两个触发器，所述两个触发器的数据端口各自接收所述查找表输出值，并且所述两个触发器的时钟端口各自接收微控制器的内部时钟或外部模块输入的时钟；两个输出复用器...

【专利技术属性】
技术研发人员：请求不公布姓名，
申请(专利权)人：灵动集成电路南京有限公司，
类型：发明
国别省市：