用于处理器的锁步控制装置和方法制造方法及图纸

本申请提供了一种用于处理器的锁步控制装置和方法。提供了一种处理器，包括：两个处理器核，包括第一处理器核和作为冗余处理器核的第二处理器核；最后一级缓存LLC，被两个处理器核共享使用；以及锁步控制单元，被配置为：周期性地触发检查点中断，以指示每个处理器核将该处理器核在检查点处的运行数据保存到LLC和影子寄存器集合中，并且在确定两个处理器核的输出数据或地址不匹配的情况下触发回滚中断，以基于LLC和影子寄存器集合中所存储的运行数据将两个处理器核的运行数据恢复为两个处理器核在回滚中断之前的检查点处的运行数据。核在回滚中断之前的检查点处的运行数据。核在回滚中断之前的检查点处的运行数据。

【技术实现步骤摘要】
用于处理器的锁步控制装置和方法


[0001]本申请总体上涉及处理器领域，并且更具体地涉及用于处理器的锁步控制装置和方法。

技术介绍

[0002]处理器核锁步（LockStep）是一种用于在微处理器系统中实现高可靠性的技术。支持锁步的微处理器系统是指由互相监控的两个或更多个处理器核构成的冗余系统。锁步技术需要保持这些处理器核和内存精确的同步，在正确的相同时钟周期内执行相同的指令，所以需要不间断地检查程序运行的正确性，及时检测出处理器错误，建立故障抑制区，防止故障蔓延。
[0003]目前，处理器锁步技术较多地应用于在汽车工业、工业控制器、替代能源等领域中广泛使用的微控制器单元（MCU）。对于不需要内部缓存的小尺寸、低性能的MCU，可以使用相对容易实现的三核锁步技术来构建高可靠性的冗余系统，但是对于尺寸相对较大的高性能处理器（例如，具有内部缓存的处理器）而言，通常使用双核锁步技术来构建冗余系统。当前普遍采用的双核锁步技术需要对处理器核中的所有内部数据或地址寄存器堆和缓存数据都进行单错校正双错检测（SECDED）保护，所以在高性能处理器核上实现锁步的硬件成本和性能损失非常高。

技术实现思路

[0004]鉴于以上所述的问题，本申请提供了一种新的用于处理器的锁步控制机制，可以实现硬件成本和性能损失较低的处理器核锁步控制。
[0005]根据本申请的一方面，提供了一种处理器，包括：两个处理器核，包括第一处理器核和作为冗余处理器核的第二处理器核；最后一级缓存LLC，被两个处理器核共享使用；以及锁步控制单元，被配置为：周期性地触发检查点中断，以指示两个处理器核中的每个处理器核将该处理器核在检查点处的运行数据保存到LLC和影子寄存器集合中，并且在确定两个处理器核的输出数据或地址不匹配的情况下触发回滚中断，以基于LLC和影子寄存器集合中所存储的运行数据将两个处理器核的运行数据恢复为两个处理器核在回滚中断之前的检查点处的运行数据。
[0006]根据本申请的另一方面，提供了一种用于处理器的锁步控制方法，其中，处理器包括两个处理器核，该两个处理器核包括第一处理器核和作为冗余处理器核的第二处理器核。该锁步控制方法包括：周期性地触发检查点中断，以指示两个处理器核中的每个处理器核将其在检查点处的运行数据保存到LLC和影子寄存器集合中；以及在确定两个处理器核的输出数据或地址不匹配的情况下触发回滚中断，以基于LLC和影子寄存器集合中所存储的运行数据将两个处理器核的运行数据恢复为其在回滚中断之前的检查点处的运行数据，其中，LLC被两个处理器核共享使用，并且被配置为当检查点中断被触发时从每个处理器核接收并存储该处理器核中具有已修改M缓存状态的缓存数据；影子寄存器集合被配置为当
检查点中断被触发时从每个处理器核接收并存储该处理器核的寄存器数据和核状态数据；并且运行数据包括缓存数据、寄存器数据和核状态数据。
[0007]利用本申请所提出的锁步控制机制，不需要对处理器核内部的寄存器数据和缓存数据（例如，一级数据缓存L1D中的数据）进行SECDED保护，而只需要对最后一级缓存（LLC）中的数据进行SECDED保护。此外，根据该锁步控制机制，为了实现对处理器核的锁步控制，不需要改变处理器核本身的设计，也就是说，即使处理器核本身并不支持锁步操作也可以使用所提出的锁步控制机制来对处理器核进行锁步控制。因此，该锁步控制机制具有较低的硬件成本，并且对处理器核的性能影响较小，尤其适合用于实现对具有内部缓存的高性能处理器核的锁步控制。
附图说明
[0008]从下面结合附图对本申请的具体实施方式的描述中可以更好地理解本申请，其中：图1图示了示例处理器和/或片上系统（System on a Chip，SoC）的框图，该处理器和/或SoC可以具有一个或多个核并具有集成存储器控制器。
[0009]图2示出了应用根据本申请实施例的锁步控制机制的双核处理器的示意性结构框图；图3示出了根据本申请实施例的用于处理器核的锁步控制方法的示意性流程图。
具体实施方式
[0010]下面将详细描述本申请的各个方面的特征和示例性实施例。在下面的详细描述中，提出了许多具体细节，以便提供对本申请的全面理解。但是，对于本领域技术人员来说很明显的是，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请的更好的理解。本申请决不限于下面所提出的任何具体配置，而是在不脱离本申请的精神的前提下覆盖了元素、部件和算法的任何修改、替换和改进。在附图和下面的描述中，没有示出公知的结构和技术，以便避免对本申请造成不必要的模糊。
[0011]图1图示了示例处理器和/或SoC 100的框图，该处理器和/或SoC 100可以具有一个或多个核并具有集成存储器控制器。实线框图示的处理器100具有单个核102(A)、系统代理单元电路110和一组一个或多个接口控制器单元电路116，而可选地添加的虚线框将替代性处理器100图示为具有多个核102(A)
‑
(N)、系统代理单元电路110中的一组一个或多个集成存储器控制单元电路114、专用逻辑108以及一组一个或多个接口控制器单元电路116。
[0012]处理器100的不同实现方式可以包括：1）CPU，其中专用逻辑108是集成图形和/或科学（吞吐量）逻辑（可以包括一个或多个核，未示出），核102(A)
‑
(N)是一个或多个通用核（例如，通用有序核、通用乱序核、或这两者的组合）；2）协处理器，其中核102(A)
‑
(N)是主要针对图形和/或科学（吞吐量）目的的大量专用核；以及3）协处理器，其中核102(A)
‑
(N)是大量的通用有序核。从而，处理器100可以是通用处理器、协处理器或者专用处理器，例如网络或通信处理器、压缩引擎、图形处理器、GPGPU（通用图形处理单元）、高吞吐量集成众核（MIC）协处理器（包括30个或更多个核）、嵌入式处理器，等等。该处理器可被实现在一个或
多个芯片上。处理器100可以是一个或多个衬底的一部分和/或可以使用多种工艺技术中的任何技术来实现在一个或多个衬底上，这些工艺技术例如互补金属氧化物半导体（complementary metal oxide semiconductor，CMOS）、双极CMOS（bipolar CMOS，BiCMOS）、P型金属氧化物半导体（P
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type metal oxide semiconductor，PMOS）、或者N型金属氧化物半导体（N
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type metal oxide semiconductor，NMOS）。
[0013]存储器层次体系包括核102(A)
‑
(N)内的一级或多级缓存单元电路104(A)
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(N)、一组一个或多个共享缓存单元电路106、以及耦合到该组集成存储器控制器单元电路114的外部存储器（未示出）。该组一个或多个共享缓存单本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种处理器，包括：两个处理器核，包括第一处理器核和作为冗余处理器核的第二处理器核；最后一级缓存LLC，被所述两个处理器核共享使用；以及锁步控制单元，被配置为：周期性地触发检查点中断，以指示所述两个处理器核中的每个处理器核将该处理器核在检查点处的运行数据保存到所述LLC和影子寄存器集合中，并且在确定所述两个处理器核的输出数据或地址不匹配的情况下触发回滚中断，以基于所述LLC和所述影子寄存器集合中所存储的运行数据将所述两个处理器核的运行数据恢复为所述两个处理器核在所述回滚中断之前的检查点处的运行数据。2. 根据权利要求1所述的处理器，其中，所述LLC被配置为当所述检查点中断被触发时从每个处理器核接收并存储该处理器核中具有已修改M缓存状态的缓存数据；并且所述影子寄存器集合被配置为当所述检查点中断被触发时从每个处理器核接收并存储该处理器核的寄存器数据和核状态数据，其中，所述运行数据包括所述缓存数据、所述寄存器数据和所述核状态数据。3.根据权利要求2所述的处理器，其中，所述LLC被配置为：在所述检查点中断期间以临时T缓存状态存储来自每个处理器核的所述具有已修改M缓存状态的缓存数据；在所述检查点中断结束时将所存储的具有T缓存状态的缓存数据的缓存状态变为M缓存状态；并且在所述回滚中断开始时将所存储的具有T缓存状态的缓存数据的缓存状态变为失效I缓存状态。4.根据权利要求3所述的处理器，其中，所述LLC中所存储的具有T缓存状态的缓存数据被禁止从所述LLC中移出。5.根据权利要求1所述的处理器，其中，所述锁步控制单元还被配置为：当所述LLC中的存储空间被占用的比例超过预定阈值时，触发所述检查点中断。6.根据权利要求1所述的处理器，其中，所述LLC中的缓存数据被进行单错校正双错检测SECDED保护。7.根据权利要求1所述的处理器，其中，所述影子寄存器集合包括第一影子寄存器子集和第二影子寄存器子集，被配置为按乒乓模式交替地存储多个检查点处每个处理器核的寄存器数据和核状态数据。8.根据权利要...

【专利技术属性】
技术研发人员：张志远，纪海涛，刘凌，吴向斌，
申请(专利权)人：英特尔中国研究中心有限公司，
类型：发明
国别省市：