一种差分时钟转单端时钟电路制造技术

本申请提供一种差分时钟转单端时钟电路，属于集成电路技术领域，所述电路包括：依次连接的SR锁存单元、反相单元和三态选择单元；所述SR锁存单元用于基于第一差分时钟信号和第二差分时钟信号生成第一目标时钟信号和第二目标时钟信号；所述反相单元用于分别对所述第一目标时钟信号和第二目标时钟信号进行反相处理得到第一目标反相时钟信号和第二目标反相时钟信号；所述三态选择单元用于基于所述第一目标反相时钟信号和第二目标反相时钟信号生成单端时钟信号，能够在差分时钟占空比不为50％的情况下保证转换得到的单端时钟占空比为50％，进而保证接收端准确采样和恢复发送端的数据。的数据。的数据。

【技术实现步骤摘要】
一种差分时钟转单端时钟电路


[0001]本申请涉及集成电路
，尤其涉及一种差分时钟转单端时钟电路。

技术介绍

[0002]在存储器通信过程中，由于某些存储器设备可能只支持单端时钟输入，而不直接支持差分时钟，因此需要将差分时钟转换为单端时钟以使其与特定类型的存储器设备兼容，进而实现正确的时序和数据传输。
[0003]但在实际应用过程中，由于时钟漂移和抖动问题，导致差分时钟占空比无法保持50％，相应的，转换得到的单端时钟的占空比也无法保持50％，进而导致接收端无法准确地采样和恢复发送端的数据。

技术实现思路

[0004]本申请提供一种差分时钟转单端时钟电路，以在差分时钟占空比不为50％的情况下保证转换得到的单端时钟占空比为50％，进而保证接收端准确采样和恢复发送端的数据。
[0005]本申请提供一种差分时钟转单端时钟电路，所述电路包括：
[0006]依次连接的SR锁存单元、反相单元和三态选择单元；
[0007]所述SR锁存单元用于基于第一差分时钟信号和第二差分时钟信号生成第一目标时钟信号和第二目标时钟信号；
[0008]所述反相单元用于分别对所述第一目标时钟信号和第二目标时钟信号进行反相处理得到第一目标反相时钟信号和第二目标反相时钟信号；
[0009]所述三态选择单元用于基于所述第一目标反相时钟信号和第二目标反相时钟信号生成单端时钟信号。
[0010]根据本申请提供的一种差分时钟转单端时钟电路，所述SR锁存单元包括第一与非门、第二与非门、第一延迟单元和第二延迟单元；所述第一与非门的第一输入端用于输入所述第一差分时钟信号，所述第一与非门的第二输入端与第二延迟单元的输出端连接，所述第一与非门的输出端与第一延迟单元的输入端连接；所述第二与非门的第一输入端用于输入所述第二差分时钟信号，所述第二与非门的第二输入端与第一延迟单元的输出端连接，所述第二与非门的输出端与第二延迟单元的输入端连接。
[0011]根据本申请提供的一种差分时钟转单端时钟电路，所述第一延迟单元用于对所述第一与非门输出的第一中间时钟信号进行延迟处理以得到所述第一目标时钟信号，所述第二延迟单元用于对所述第二与非门输出的第二中间时钟信号进行延迟处理以得到所述第二目标时钟信号。
[0012]根据本申请提供的一种差分时钟转单端时钟电路，所述反相单元包括第一反相器和第二反相器，所述第一反相器的输入端与所述第一延迟单元的输出端连接，用于对所述第一目标时钟信号进行反相操作以得到所述第一目标反相时钟信号，所述第二反相器的输
入端与所述第二延迟单元的输出端连接，用于对所述第一目标时钟信号进行反相操作以得到所述第二目标反相时钟信号。
[0013]根据本申请提供的一种差分时钟转单端时钟电路，所述三态选择单元包括第一三态门缓冲器和第二三态门缓冲器，所述第一三态门缓冲器的控制端与所述第一反相器的输出端连接，所述第一三态门缓冲器的输入端与电源连接；所述第二三态门缓冲器的控制端与所述第二反相器的输出端连接，所述第二三态门缓冲器的输入端接地；所述第一三态门缓冲器与所述第二三态门缓冲器的输出端连接以用于输出所述单端时钟信号。
[0014]根据本申请提供的一种差分时钟转单端时钟电路，所述第一延迟单元和第二延迟单元结构相同，均由2N个依次连接的反相子单元构成，其中，N为正整数。
[0015]根据本申请提供的一种差分时钟转单端时钟电路，所述第一三态门缓冲器和第二三态门缓冲器结构相同，均包括第一三态门、第二三态门及控制信号反相器；所述第一三态门的输出端与第二三态门的输入端连接，所述第一三态门的输入端作为三态门缓冲器的输入端，所述第二三态门的输出端作为三态门缓冲器的输出端。
[0016]根据本申请提供的一种差分时钟转单端时钟电路，所述第一三态门和第二三态门结构相同，均包括两个P型MOS管和两个N型MOS管，其中，第一P型MOS管的漏极与电源连接，第一P型MOS管的源极与第二P型MOS管的漏极连接，第二P型MOS管的源极与第一N型MOS管的漏极连接以作为三态门的输出端，第二P型MOS管的栅极与第一N型MOS管的栅极连接以作为三态门的输入端，第一N型MOS管的源极与第二N型MOS管的漏极连接，第二N型MOS管的源极接地；第二N型MOS管的栅极作为三态门缓冲器的控制端，所述控制信号反相器的输入端与三态门缓冲器的控制端连接，所述控制信号反相器的输出端与第一P型MOS管的栅极连接。
[0017]根据本申请提供的一种差分时钟转单端时钟电路，所述反相子单元、所述第一反相器、所述第二反相器和所述控制信号反相器的结构相同，均由一个P型MOS管和一个N型MOS管构成，P型MOS管的漏极与电源连接，P型MOS管的源极与N型MOS管的漏极连接以作为输出端，P型MOS管的栅极与N型MOS管的栅极连接以作为输入端，N型MOS管的源极接地。
[0018]根据本申请提供的一种差分时钟转单端时钟电路，所述第一延迟单元和第二延迟单元的延迟量小于T/4，其中，T为差分时钟信号的周期。
[0019]本申请提供的差分时钟转单端时钟电路，所述电路包括：依次连接的SR锁存单元、反相单元和三态选择单元；所述SR锁存单元用于基于第一差分时钟信号和第二差分时钟信号生成第一目标时钟信号和第二目标时钟信号；所述反相单元用于分别对所述第一目标时钟信号和第二目标时钟信号进行反相处理得到第一目标反相时钟信号和第二目标反相时钟信号；所述三态选择单元用于基于所述第一目标反相时钟信号和第二目标反相时钟信号生成单端时钟信号，能够在差分时钟占空比不为50％的情况下保证转换得到的单端时钟占空比为50％，进而保证接收端准确采样和恢复发送端的数据。
附图说明
[0020]为了更清楚地说明本申请或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0021]图1是本申请提供的差分时钟转单端时钟电路的结构示意图；
[0022]图2是本申请提供的三态门缓冲器的结构示意图；
[0023]图3是本申请提供的反相器的结构示意图；
[0024]图4是本申请提供的差分时钟转单端时钟电路的输入输出时序示意图。
具体实施方式
[0025]为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0026]图1是本申请提供的差分时钟转单端时钟电路的结构示意图，如图1所示，所述电路包括：
[0027]依次连接的SR锁存单元、反相单元和三态选择单元；
[0028]所述SR锁存单元用于基于第一差分时钟本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种差分时钟转单端时钟电路，其特征在于，所述电路包括：依次连接的SR锁存单元、反相单元和三态选择单元；所述SR锁存单元用于基于第一差分时钟信号和第二差分时钟信号生成第一目标时钟信号和第二目标时钟信号；所述反相单元用于分别对所述第一目标时钟信号和第二目标时钟信号进行反相处理得到第一目标反相时钟信号和第二目标反相时钟信号；所述三态选择单元用于基于所述第一目标反相时钟信号和第二目标反相时钟信号生成单端时钟信号。2.根据权利要求1所述的差分时钟转单端时钟电路，其特征在于，所述SR锁存单元包括第一与非门、第二与非门、第一延迟单元和第二延迟单元；所述第一与非门的第一输入端用于输入所述第一差分时钟信号，所述第一与非门的第二输入端与第二延迟单元的输出端连接，所述第一与非门的输出端与第一延迟单元的输入端连接；所述第二与非门的第一输入端用于输入所述第二差分时钟信号，所述第二与非门的第二输入端与第一延迟单元的输出端连接，所述第二与非门的输出端与第二延迟单元的输入端连接。3.根据权利要求2所述的差分时钟转单端时钟电路，其特征在于，所述第一延迟单元用于对所述第一与非门输出的第一中间时钟信号进行延迟处理以得到所述第一目标时钟信号，所述第二延迟单元用于对所述第二与非门输出的第二中间时钟信号进行延迟处理以得到所述第二目标时钟信号。4.根据权利要求3所述的差分时钟转单端时钟电路，其特征在于，所述反相单元包括第一反相器和第二反相器，所述第一反相器的输入端与所述第一延迟单元的输出端连接，用于对所述第一目标时钟信号进行反相操作以得到所述第一目标反相时钟信号，所述第二反相器的输入端与所述第二延迟单元的输出端连接，用于对所述第一目标时钟信号进行反相操作以得到所述第二目标反相时钟信号。5.根据权利要求4所述的差分时钟转单端时钟电路，其特征在于，所述三态选择单元包括第一三态门缓冲器和第二三态门缓冲器，所述第一三态门缓冲器的控制端与所述第一反相器的输出端连接，所述第一三态门缓冲器的输入端与电源连接；所述第二三态门缓冲器的控制端与所述第...

【专利技术属性】
技术研发人员：王运锋，王晓阳，
申请(专利权)人：上海奎芯集成电路设计有限公司，
类型：发明
国别省市：