存算单元及存内计算电路制造技术

本发明专利技术提供了一种存算单元及存内计算电路，包括：6T SRAM单元，用于存储数字域的权重数据；若干个或非门，每个所述或非门的第一输入端均连接所述6T SRAM单元的权重点，每个所述或非门的第二输入端分别接收数字域的输入数据，每个所述或非门的输出端输出该或非门接收的所述输入数据和所述权重数据的部分积。本发明专利技术可以在数字域内进行近似乘法计算，以使得计算电路具有高性能、低功耗和高鲁棒性的优势。势。势。

【技术实现步骤摘要】
存算单元及存内计算电路


[0001]本专利技术涉及存内计算领域，尤其是涉及一种存算单元及存内计算电路。

技术介绍

[0002]人工智能、大数据等新兴信息产业的迅速发展，催生了对高能效半导体芯片的巨大需求。在材料器件方面，随着半导体技术进入后摩尔时代，芯片制造工艺现已逼近2纳米，制造成本和功耗急剧增加，当前硅基芯片材料即将到达其性能极限。碳纳米管拥有天然的超小尺寸、超高的载流子迁移率和平均自由程，以其作为导通沟道的碳纳米晶体管(CNFET)，不仅尺寸缩小性强，而且具备高速及低功耗等显著优势。在计算架构方面，目前神经网络等智能算法被广泛应用于各个不同领域，但是对于此类数据密集型应用，传统冯诺依曼架构中存储单元与计算单元分离的设计，会导致大量的数据搬移开销。存内计算架构通过将计算功能集成到内存中可最小化数据的搬移开销，可实现高能效、高性能的大规模数据处理。
[0003]现有技术中，模拟域存内计算根据基尔霍夫电流定律或电荷守恒定律等物理定律，实现阵列级并行的乘累加操作。该计算模式下，由于计算结果以模拟电压的形式体现，因此极易受到工艺、电压和温度的扰动影响，计算结果精度可控性差；此外模拟计算结果需要面积、能耗开销极大的模数转换器(ADC)与外围数字电路对接，因此计算能效也会大幅降低。

技术实现思路

[0004]本专利技术的目的在于提供一种存算单元及存内计算电路，可以在数字域内进行近似乘法计算，以使得计算电路具有高性能、低功耗和高能效的优势。
[0005]为了达到上述目的，本专利技术提供了一种存算单元，包括：
[0006]6T SRAM单元，用于存储数字域的权重数据；
[0007]若干个或非门，每个所述或非门的第一输入端均连接所述6T SRAM单元的权重点，每个所述或非门的第二输入端分别接收数字域的输入数据，每个所述或非门的输出端输出该或非门接收的所述输入数据和所述权重数据的部分积。
[0008]可选的，在所述的存算单元中，所述或非门的数量越多，处理的输入数据越多，并且，产生的部分积越多。
[0009]可选的，在所述的存算单元中，所述6T SRAM单元由4个碳基材料的NMOS管和2个碳基材料的PMOS管组成；
[0010]可选的，在所述的存算单元中，所述或非门由碳基材料的NMOS管和碳基材料的PMOS管组成。
[0011]本专利技术还提供了一种存内计算电路，包括：
[0012]若干个存算子阵列，每个所述存算子阵列包括若干个存算单元，以获得所有所述存算单元产生的部分积；
[0013]若干个近似乘法器，每个所述近似乘法器对应一个所述存算子阵列，用于对获得的所有所述部分积数据进行累加计算，并输出累加数据；
[0014]近存加法器，用于对所有所述累加数据进行加法计算，并输出加法结果。
[0015]可选的，在所述的存内计算电路中，每组所述存算子阵列包括四个存算单元。
[0016]可选的，在所述的存内计算电路中，所述近似乘法器由精确半加器、精确全加器、近似半加器、近似全加器和近似4:2压缩器组成，所述半加器、全加器、近似半加器、近似全加器和近似4:2压缩器分别处理所述部分积中不同bit位的数据。
[0017]可选的，在所述的存内计算电路中，所述部分积的部分低bit数据由近似半加器和近似全加器处理。
[0018]可选的，在所述的存内计算电路中，所述部分积的部分高bit数据由精确半加器和精确全加器处理。
[0019]可选的，在所述的存内计算电路中，所述近似半加器、近似全加器和近似4:2压缩器均由多个碳基材料的NMOS管和多个碳基材料的PMOS管组成。
[0020]在本专利技术提供的存算单元及存内计算电路中，可以在数字域内进行近似乘法计算，受到工艺、电压和温度的扰动影响较小，提高了计算结果的可控性，同时，另外，本专利技术的存算单元及存内计算电路去除了模拟域存内计算中能耗与面积开销极大的ADC电路，因此本专利技术不但具有模拟域存内计算的高性能优势，还兼具了数字计算的高能效优势，同时，还降低了电路的面积和功耗。
附图说明
[0021]图1是本专利技术实施例的存算单元的示意图；
[0022]图2是本专利技术实施例的存内计算电路的示意图；
[0023]图3是本专利技术实施例的近似乘法器的示意图；
[0024]图4是本专利技术实施例的近似半加器的示意图；
[0025]图5是本专利技术实施例的近似全加器的示意图；
[0026]图6是本专利技术实施例的近似4:2压缩器的示意图；
[0027]图中：N1
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第一NMOS管、N2
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第二NMOS管、N3
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第三NMOS管、N4
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第四NMOS管、N5
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第五NMOS管、N6
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第六NMOS管、N7
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第七NMOS管、N8
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第八NMOS管、N9
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第九NMOS管、N10
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第十NMOS管、N11
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第十一NMOS管、N12
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第十二NMOS、N13
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第十三NMOS、N14
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第十四NMOS、N15
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第十五NMOS、N16
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第十六NMOS、N17
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第十七NMOS、N18
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第十八NMOS、N19
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第十九NMOS、N20
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第二十NMOS、P1
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第一PMOS管、P2
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第二PMOS管、P3
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第三PMOS管、P4
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第四PMOS管、P5
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第五PMOS管、P6
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第六PMOS管、P7
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第七PMOS管、P8
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第八PMOS管、P9
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第九PMOS管、P10
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第十PMOS管、P11
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第十一PMOS管、P12
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第十二PMOS管、P13
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第十三PMOS管、P14
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第十四PMOS管、P15
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第十五PMOS管、P16
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第十六PMOS管、P17
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第十七PMOS管、P18
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第十八PMOS管、NOR1
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第一或非门、NOR2
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第二或非门、NOR3
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第三或非门、NOR4
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第四或非门。
具体实施方式
[0028]下面将结合示意图对本专利技术的具体实施方式进行更详细的描述。根据下列描述，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准
的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存算单元，其特征在于，包括：6T SRAM单元，用于存储数字域的权重数据；若干个或非门，每个所述或非门的第一输入端均连接所述6T SRAM单元的权重点，每个所述或非门的第二输入端分别接收数字域的输入数据，每个所述或非门的输出端输出该或非门接收的所述输入数据和所述权重数据的部分积。2.如权利要求1所述的存算单元，其特征在于，所述或非门的数量越多，处理的输入数据越多，并且，产生的部分积越多。3.如权利要求1所述的存算单元，其特征在于，所述6T SRAM单元由4个碳基材料的NMOS管和2个碳基材料的PMOS管组成。4.如权利要求3所述的存算单元，其特征在于，所述或非门由碳基材料的NMOS管和碳基材料的PMOS管组成。5.一种存内计算电路，其特征在于，包括：若干个存算子阵列，每个所述存算子阵列包括若干个如权利要求1～4中任一项所述的存算单元，以获得所有所述存算单元产生的部分积；若干个近似乘法器，每个所述近似乘法器对应一个所...

【专利技术属性】
技术研发人员：孙亚男，李智，何卫锋，王琴，毛志刚，
申请(专利权)人：上海交通大学，
类型：发明
国别省市：