具有附加功能的外部非易失性存储器制造技术

公开了一种包括可重写非易失性存储器和CMOS接口的外部非易失性存储器设备。接口包括输入到外部非易失性存储器设备的时钟信号。该时钟信号乘以整数以创建用于对传出数据进行计时的存储器serdes时钟。存储器serdes时钟还用于创建用于对来自主处理设备的传入数据进行计时的时钟。外部非易失性存储器设备还包括加密/解密块，加密/解密块在通过接口传输数据之前对从非易失性存储器读取的数据进行加密，以及在将数据存储在非易失性存储器之前对从接口接收的数据进行解密。加密/解密块可利用流密码。流密码。流密码。

【技术实现步骤摘要】
具有附加功能的外部非易失性存储器
[0001]相关申请的交叉引用
[0002]本申请要求于2022年3月22日提交的美国专利申请17/700,906的优先权，该申请的内容全部被并入。


[0003]本公开描述了用于使用外部非易失性存储器使CPU性能最大化的系统。

技术介绍

[0004]通过将处理单元、其指令和其他功能设置在单个芯片内，来创建片上系统(System on Chip，SoC)和其他类似设备。在一些情况下，处理单元可以是基于ARM的处理器，但可以使用其他处理器。进一步地，在一些实施例中，将指令设置在可重写非易失性存储器(nonvolatile memory，NVM)(诸如FLASH存储器)。
[0005]然而，NVM的缩放落后于晶体管缩放。例如，晶体管缩放已经达到22nm，并且预测收缩成更小的几何形状。相反，NVM技术当前限于40nm或更大的几何形状。这给系统设计者带来了困境。SoC可使用较旧的技术来制造，以允许结合FLASH存储器。然而，这种方法限制了设备中的晶体管的数量并且还导致更高的功耗。
[0006]可替代地，可以使用最新的技术来制造SoC。在该实施例中，设计者可以选择使用基于ROM的架构，该架构不允许在随后的日期升级软件。可替代地，可以使用较新的NVM技术，诸如ReRAM或MRAM。然而，这些存储器技术还不成熟。又一个可替代的方案是利用外部非易失性存储器。
[0007]现有的外部非易失性存储器利用串行外围接口(Serial Peripheral Interface，SPI)接口。不幸的是，这些存储器具有缓慢的存取时间。例如，可能占用64个CPU周期来以单倍数据速率(single data rate，SDR)填充4字高速缓存行。此外，到这些外部非易失性存储器的接口在1.8V下操作，这会消耗电力。
[0008]进一步地，不存在与这些外部非易失性存储器相关联的安全性。这可能允许黑客或其他不良行动者监视代码或将代码注入到处理单元中。
[0009]因此，如果存在一种允许现场可升级代码的、利用当前制造技术的、安全的并且消耗很少功率的配置，这将是有益的。

技术实现思路

[0010]公开了一种包括可重写非易失性存储器和CMOS接口的外部非易失性存储器设备。接口包括输入到外部非易失性存储器设备的时钟信号。该时钟信号乘以整数以创建用于对传出数据进行计时的存储器串行器/解串器(serdes)时钟。存储器serdes时钟还用于创建用于对来自主处理设备的传入数据进行计时的时钟。外部非易失性存储器设备还包括加密/解密块，加密/解密块在数据通过接口被传输之前对从非易失性存储器读取的数据进行加密，以及在将数据存储在非易失性存储器之前对从接口接收的数据进行解密。加密/解密
块可利用流密码。
[0011]根据一个实施例，公开了一种外部非易失性存储器设备。该外部非易失性存储器设备包括：可重写非易失性存储器以及接口，其中该接口包括：双向数据信号以及时钟输入，其中该时钟输入用于创建存储器serdes时钟，存储器serdes时钟用于对在双向数据信号上传输的传出数据进行计时。在某些实施例中，将时钟输入乘以整数以创建存储器serdes时钟。在一些实施例中，该整数是2。在一些实施例中，时钟输入具有大于1GHz的频率。在一些实施例中，以大于2G比特/秒的速率传输数据。在一些实施例中，如果没有数据正在双向数据信号上传输，则时钟输入被保持在无效状态。在一些实施例中，外部非易失性存储器设备包括加密/解密块，该加密/解密块用于在通过接口传输数据之前对从可重写非易失性存储器读取的数据进行加密。在某些实施例中，加密/解密块利用流密码。在一些实施例中，外部非易失性存储器设备包括用于将循环冗余码(CRC)附加到通过接口传输的数据的电路。在一些实施例中，加密/解密块在将数据写入到可重写非易失性存储器之前对在接口上接收的数据进行解密。在某些实施例中，双向数据信号利用CMOS信令。在一些实施例中，外部非易失性存储器设备支持安全启动。
[0012]在另一实施例中，公开了一种系统。该系统包括：上述外部非易失性存储器设备和主处理设备，其中，主处理设备包括：双向数据信号、传出时钟信号、以及无线电电路，该无线电电路被配置为以RF频率传输和接收数据包，其中，传出时钟信号的频率被选择为使得其频率或谐波在RF频率的10％内。
[0013]在另一实施例中，公开了一种外部非易失性存储器设备。外部非易失性存储器设备包括：可重写非易失性存储器、接口、以及加密/解密块；其中接口包括：双向数据信号、中断信号和时钟输入；加密/解密块用于在数据通过接口被传输之前对从可重写非易失性存储器读取的数据进行加密。在某些实施例中，加密/解密块利用流密码。在一些实施例中，外部非易失性存储器设备包括用于将循环冗余码(CRC)附加到通过接口传输的数据的电路。在一些实施例中，加密/解密块在将数据写入到可重写非易失性存储器之前对在接口上接收的数据进行解密。在一些实施例中，当加密/解密块检测到错误时，中断信号生效(assert)。在一些实施例中，外部非易失性存储器设备包括处理单元，其中，当处理单元希望向连接到接口的设备提供信息时，中断信号生效。在一些实施例中，如果中断信号通过不同的设备生效，则外部非易失性存储器设备复位。
附图说明
[0014]为了更好地理解本公开，参考附图，在附图中相似的元件用相似的标号来表示，在附图中：
[0015]图1示出了主处理设备和相关联的外部非易失性存储器设备；
[0016]图2是主处理设备与相关联的外部非易失性存储器设备之间的接口的框图；
[0017]图3示出了显示接口操作的时序图；
[0018]图4是外部非易失性存储器设备的框图；以及
[0019]图5示出了与无线信道频率相比的随机数据模式的功率谱。
具体实施方式
[0020]图1示出了具有主处理设备10和相关联的外部非易失性存储器设备100的框图。主处理设备10可以包括嵌入式处理单元和高速缓冲存储器。在某些实施例中，可以使用22nm技术来制造主处理设备10。在一些实施例中，可以使用更小的几何形状。该选择允许最大数量的晶体管，同时最小化功耗。
[0021]可以使用诸如40nm或90nm的较旧技术来制造外部非易失性存储器设备100。这些技术更好地适用于可重写非易失性存储器，例如FLASH存储器。
[0022]此外，接口90(也称为serdes接口)可以用于在两个设备之间进行通信。接口90可以包括一个或更多个数据信号。此外，接口90可以包括时钟信号。时钟信号的使用使得能够在设备之间进行更高速的通信，因为不需要时钟重构。接口90可使用单端CMOS信号，单端CMOS信号消耗比LVDS信号少的功率。在某些实施例中，用于接口90中的信号的电压可以小于2V。在一些实施例中，电压可以小于1V。
[0023]除了数据信号和时钟信号之外，接口90还可以包括其他信号。例如，在某些实施例中，主处理设备1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种外部非易失性存储器设备，包括：可重写非易失性存储器；以及接口，其中，所述接口包括：双向数据信号；以及时钟输入，其中，所述时钟输入用于创建存储器串行器/解串器时钟，所述存储器串行器/解串器时钟用于对在所述双向数据信号上传输的传出数据进行计时。2.根据权利要求1所述的外部非易失性存储器设备，其中，将所述时钟输入乘以整数以创建所述存储器串行器/解串器时钟。3.根据权利要求2所述的外部非易失性存储器设备，其中，所述整数是2。4.根据权利要求1所述的外部非易失性存储器设备，其中，所述时钟输入具有大于1GHz的频率。5.根据权利要求4所述的外部非易失性存储器设备，其中，以大于2G比特/秒的速率传输所述数据。6.根据权利要求1所述的外部非易失性存储器设备，其中，如果没有数据正在所述双向数据信号上传输，则所述时钟输入被保持在无效状态。7.根据权利要求1所述的外部非易失性存储器设备，还包括加密/解密块，所述加密/解密块用于在通过所述接口传输所述数据之前对从所述可重写非易失性存储器读取的数据进行加密。8.根据权利要求7所述的外部非易失性存储器设备，其中，所述加密/解密块利用流密码。9.根据权利要求8所述的外部非易失性存储器设备，还包括用于将循环冗余码(CRC)附加至通过所述接口传输的所述数据的电路。10.根据权利要求7所述的外部非易失性存储器设备，其中，加密/解密块在将所述数据写入到所述可重写非易失性存储器之前对在所述接口上接收的数据进行解密。11.根据权利要求1所述的外部非易失性存储器设备，其中，所述双向数据信号利用CMOS信令。12.根据权利要求...

【专利技术属性】
技术研发人员：托马斯，
申请(专利权)人：硅实验室公司，
类型：发明
国别省市：