场效应晶体管及其制备方法、终端设备技术

本申请提供了一种场效应晶体管及其制备方法、终端设备。该场效应晶体管包括衬底结构、源极、漏极及栅极。其中，衬底结构具有源区、漏区以及位于源区和漏区之间的沟道区，源区包括能够提供冷载流子的三维材料。源极耦合于源区，漏极耦合于漏区，栅极设置于沟道区上。源区与沟道区的材质不同，且源区与沟道区之间具有肖特基势接触。该场效应晶体管能够降低源端掺杂扩散，通过不同的源区材料选择，更好地维持冷载流子在晶体管打开时进入沟道区。从而在达到超低亚阈值摆幅的同时，具有较高的开态电流，且能够与大多数硅基衬底匹配，具备大规模应用的优势。应用的优势。应用的优势。

【技术实现步骤摘要】
场效应晶体管及其制备方法、终端设备


[0001]本申请涉及半导体
，尤其涉及到一种场效应晶体管及其制备方法、终端设备。

技术介绍

[0002]随着半导体器件的发展，对晶体管的功耗提出了更高的要求。金属氧化物半导体场效应晶体管(metal oxide semiconductor)是目前芯片中较为常用的开关单元，其开关效率决定了芯片的响应速度和功耗。受限于载流子的玻尔兹曼分布，金属氧化物半导体场效应晶体管会因为热激发形成漏电流，使得电流的栅控效率在常温下无法突破60mV/dec的亚阈值摆幅(subthreshold swing，SS)，无法进一步降低芯片和电子器件的功耗。
[0003]为了降低半导体晶体管功耗，现有技术提出了隧穿场效应晶体管(tunneling field
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effect transistor，TFET)和冷源晶体管(cold source field effect transistor，CSFET)。隧穿场效应晶体管具有更低功耗，但是难以做到陡峭掺杂，且存在界面缺陷严重和能带断裂隧穿效率低的问题，使得隧穿场效应晶体管难以在较大范围内实现超低亚阈值摆幅，也不能提供足够大的驱动电流，无法大规模应用。对于冷源晶体管，存在电子/空穴热化风险，使得超低亚阈值摆幅难以实现。

技术实现思路

[0004]本申请提供了一种场效应晶体管及其制备方法、终端设备，以在较大电流范围内实现超陡亚阈值摆幅。
[0005]第一方面，本申请提供了一种场效应晶体管。该场效应晶体管是一种栅控晶体管，具体包括衬底结构、源极、漏极及栅极。其中，衬底结构具有源区、漏区以及位于源区和漏区之间的沟道区，源区包括能够提供冷载流子的三维材料。源极耦合于源区，漏极耦合于漏区，栅极设置于沟道区上。源区与沟道区材质不同，且源区与沟道区之间具有金属
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半导体接触。该金属
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半导体接触指的是金属与半导体接触，使得金属与半导体之间可以形成肖特基势垒。上述场效应晶体管，通过对源区进行材质选择，可以将载流子能量限制在比较小的范围内。源区的载流子呈“冷”的状态，即冷载流子。在栅极电压不够高时，冷载流子无法越过源区和沟道区之间的肖特基势垒，可以防止源区冷载流子扩散，使得器件的漏电流很小；当栅极电压增大，沟道区势垒降低使得上述冷载流子可以越过肖特基势垒，沟道电流很快提升，表现出超低的亚阈值摆幅和较高的开态电流，可以进一步降低能耗，提升场效应晶体管的开关性能。该场效应晶体管受热化影响小，且源区的材质包括三维材料，能够适应更多的应用场景。
[0006]具体地，在栅极与衬底结构之间可以设置有介质层。介质层具体为多晶硅或金属层，有利于栅极形成。一般地，在介质层与衬底结构之间还设置有高介电常数的绝缘层，以将介质层与沟道区绝缘隔离。绝缘层的材质可以为二氧化硅、氧化铪等。
[0007]一些可能实现的方式中，上述三维材料为冷金属或半金属，该三维材料可以直接
与沟道区接触形成肖特基势垒。冷金属具体指的是载流子能量较低、费米面靠近能带边缘的金属，例如硅化锰(MnSi2)、锰掺杂的硅化铁(FeSi2)中的至少一种；半金属指的是在三维栋梁空间中表现出先行色散关系的金属，例如铋化钠(Na3Bi)、砷化镉(Cd3As2)中的至少一种。
[0008]另一些可能实现的方式中，上述三维材料为异质结构，且在源区与沟道区之间设置有介质插层，该介质插层可以与沟道区接触形成肖特基势垒。为了便于制备，介质插层相对衬底结构倾斜设置，具体地，可以将介质插层设置为介质插层所在平面平行于衬底结构中晶体的111面。该介质插层较薄，其厚度可以选择2
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5nm。
[0009]上述沟道区不掺杂，也可以轻掺杂。当沟道区C为浅掺杂，可以为N型轻掺杂，也可以为P型轻掺杂。当沟道区为N型轻掺杂，介质插层可以为硅化物或具有高功函数的金属材料。当沟道区为P型轻掺杂，介质插层可以为具有导电功能的化合物或具有低功函数的金属材料。
[0010]在一些可能实现的方式中，源区和漏区关于栅极对称。具体地，漏区也包括能够提供冷载流子的三维材料；漏区与沟道区材质不同，且漏区与沟道区之间具有肖特基接触。
[0011]第二方面，本申请还提供一种终端设备，该终端设备可以是电源、功率器件等。该终端设备包括电路板和芯片，芯片通过芯片贴装工艺耦合于电路板。芯片包括上述技术方案提供的任意一种场效应晶体管。由于该场效应晶体管具有超低亚阈值摆幅和较高的开态电流，能够提高芯片的效率，进而提高终端设备的性能。
[0012]第三方面，本申请还提供一种场效应晶体管制备方法，具体包括以下步骤：
[0013]提供衬底结构；
[0014]在衬底结构上设置栅极；
[0015]在衬底结构上形成源区、漏区以及位于源区和漏区之间的沟道区；源区由第一材料形成，第一材料为能够提供冷载流子的三维材料；沟道区由第二材料形成，第一材料和第二材料材质不同，使源区与沟道区之间具有肖特基接触；
[0016]在源区设置源极，在漏区设置漏极。
[0017]栅极与沟道区之间层叠设置有绝缘层和介质层，绝缘层与衬底结构接触，介质层与栅极接触。基于此，上述在衬底结构上设置栅极包括以下步骤：
[0018]在衬底结构上生长绝缘层；
[0019]在绝缘层上设置介质层；
[0020]在介质层上设置栅极。
[0021]根据不同的场效应晶体管的结构，在衬底结构上形成源区、漏区以及位于源区和漏区之间的沟道区具有不同的实施方式。
[0022]在一些可能实现的方式中，在衬底结构上形成源区、漏区以及位于源区和漏区之间的沟道区，包括以下步骤：
[0023]向位于栅极一侧的衬底结构掺杂离子以形成漏区；
[0024]刻蚀位于栅极远离漏区一侧的衬底结构以形成源端；
[0025]在源端设置第一材料以形成源区。
[0026]可能地，在刻蚀位于栅极远离漏区一侧的衬底结构以形成源端之后、在源端设置第一材料以形成源区之前，还包括以下步骤：
[0027]在衬底结构背离漏区的一侧设置与衬底结构接触的介质插层。
[0028]在一些可能实现的方式中，漏区包括能够提供冷载流子的三维材料；漏区与沟道区材质不同，且漏区与沟道区之间形成具有肖特基接触。在这种结构中，在衬底结构上形成源区、漏区以及位于源区和漏区之间的沟道区，包括以下步骤：
[0029]刻蚀位于栅极两侧的衬底结构以分别形成源端和漏端；
[0030]在源端和漏端分别设置第一材料以形成源区和漏区。
[0031]可能地，在刻蚀位于栅极远离漏区一侧的衬底结构以形成源端之后、在源端设置第一材料以形成源区之前，还包括以下步骤：
[0032]在衬底结构关于栅极对称的两侧分别设置介质插层。
附图说明
[0033]图1a和图1b为本申请实施例提供的一种场效应晶体管的结构示意图；
[0034]图2a和图2b为本申请实施本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种场效应晶体管，其特征在于，包括：衬底结构、源极、漏极及栅极；所述衬底结构具有源区、漏区以及位于所述源区和所述漏区之间的沟道区，所述源区包括能够提供冷载流子的三维材料；所述源极耦合于所述源区，所述漏极耦合于所述漏区，所述栅极设置于所述沟道区上；所述源区与所述沟道区材质不同，且所述源区与所述沟道区之间具有金属
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半导体接触。2.根据权利要求1所述的场效应晶体管，其特征在于，所述三维材料为冷金属或半金属，所述三维材料与所述沟道区接触。3.根据权利要求2所述的场效应晶体管，其特征在于，所述冷金属包括硅化锰、锰掺杂的硅化铁中的至少一种。4.根据权利要求2所述的场效应晶体管，其特征在于，所述半金属包括铋化钠、砷化镉中的至少一种。5.根据权利要求1所述的场效应晶体管，其特征在于，所述三维材料为异质结构，且所述源区与所述沟道区之间设置有介质插层，所述介质插层与所述沟道区接触。6.根据权利要求5所述的场效应晶体管，其特征在于，所述介质插层的厚度为2
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5nm。7.根据权利要求5或6所述的场效应晶体管，其特征在于，所述沟道区为N型轻掺杂，所述介质插层为硅化物或具有高功函数的金属材料。8.根据权利要求5或6所述的场效应晶体管，其特征在于，所述沟道区为P型轻掺杂，所述介质插层为具有导电功能的化合物或具有低功函数的金属材料。9.根据权利要求5
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8中任一项所述的场效应晶体管，其特征在于，所述介质插层相对所述衬底结构倾斜设置。10.根据权利要求1
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9中任一项所述的场效应晶体管，其特征在于，所述栅极与所述衬底结构之间层叠设置有介质层和绝缘层，所述介质层与所述栅极接触，所述绝缘层与所述衬底结构接触。11.根据权利要求1
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10中任一项所述的场效应晶体管，其特征在于，所述漏区包括能够提供冷载流子的三维材料；所述漏区与所述沟道区材质不同，且所述漏区与所述沟道区之间具有肖特基接触。12.一种终端设备，其特征在于，包括电路板和芯片，所述芯片耦合于所述电路板；所述芯片包括如权利要求1...

【专利技术属性】
技术研发人员：张强，侯朝昭，李伟，王嘉乐，许俊豪，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：