异构多核FPGA电路架构、构建方法及数据传输方法技术

本发明专利技术属于集成电路设计技术领域，具体涉及RISC

【技术实现步骤摘要】
异构多核FPGA电路架构、构建方法及数据传输方法


[0001]本专利技术属于集成电路设计
，具体涉及RISC
‑
V与ARM协同工作的异构多核FPGA电路架构/构建方法及数据传输方法。

技术介绍

[0002]RISC
‑
V作为开源指令集架构，正在打破ARM、x86处理器架构的垄断局面，越来越受到产业、学术、研究机构等的重视。
[0003]FPGA可编程系统分为PS和PL两部分。PS为ARM CPU IP，负责运行系统软件程序。PL为FPGA可编程逻辑电路部分，可根据电路需求灵活编程实现不同的功能电路。FPGA系统使用总线(包括AXI(Advanced eXtensible Interface)、AHB、APB等)接口将PS、PL与其他电路单元IP((intellectual property core,知识产权核)相连，从而实现PL与PS互联。
[0004]随着RISC
‑
V指令集和处理器的发展，越来越多的异构多核处理器采用RISC
‑
>V指令集架构处理器本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.RISC
‑
V与ARM协同工作的异构多核FPGA电路架构，其特征在于：所述RISC
‑
V与ARM协同工作的异构多核FPGA电路架构包括：ARM处理器，属于FPGA PS部分，具有ARM一级指令数据cache缓存；RISC
‑
V处理器，基于FPGA PL设计，具有RISC
‑
V一级指令数据cache缓存；共用的二级cache缓存，从FPGA片外预取数据至片上缓存；总线模块，连接RISC
‑
V一级指令数据cache缓存和二级cache缓存，连接ARM一级指令数据cache缓存和二级cache缓存；存储管理模块，连接二级cache缓存和RISC
‑
V处理器，对ARM处理器的读写数据、RISC
‑
V处理器的读写数据、二级cache缓存的读写数据，进行数据一致性管理和控制。2.根据权利要求1所述的RISC
‑
V与ARM协同工作的异构多核FPGA电路架构，其特征在于：RISC
‑
V处理器有多个，ARM处理器有多个。3.根据权利要求2所述的RISC
‑
V与ARM协同工作的异构多核FPGA电路架构，其特征在于：RISC
‑
V处理器和ARM处理器形成异构多核处理器，共用同一个二级cache缓存的异构多核处理器的数量不超过4个；当异构多核处理器的数量多于4个时，设置多个二级cache缓存；当二级cache缓存不足以支撑异构多核处理器性能要求时，设置三级cache数据缓存，三级cache缓存通过缓存一致性协议和总线与二级Cache缓存相连。4.根据权利要求2所述的RISC
‑
V与ARM协同工作的异构多核FPGA电路架构，其特征在于：每个RISC
‑
V处理器具有专有的一级指令数据cache缓存；各RISC
‑
V处理器为不同性能、不同功能、不同结构的处理器。5.根据权利要求1所述的RISC
‑
V与ARM协同工作的异构多核FPGA电路架构，其特征在于：ARM处理器的一级指令数据cache缓存定制在ARM处理器模块中。6.根据权利要求1所述的RISC
‑
V与ARM协同工作的异构多核FPGA电路架构，其特征在于：总线模块包括符合AXI、AHB、APB总线协议的控制电路和接口，并符合总线主、从控制协议和模式；RISC
‑
V处理器还包括中断处理单元和流水级逻辑，中断处理单元负责相应RISC
‑
V处理器的中断请求，流水级逻辑负责控制RISC
‑
V指令解码的流水线执行过程。7.根据权利要求1所述的RISC
‑
V与ARM协同工作的异构多核FPGA电路架构，其特征在于：二级cache缓存具有特定的数据访问控制机制，通过hit/miss判断机制，从FPGA片外预取数据至片上缓存。8.根据权利要求1所述的RISC
‑
V与ARM协同工作的异构...

【专利技术属性】
技术研发人员：梅冰笑，韩睿，王文浩，李富强，姜雄伟，蒋鹏，李斐然，周莉，李晨，李特，徐华，
申请(专利权)人：国网浙江省电力有限公司电力科学研究院，
类型：发明
国别省市：