用于非易失性存储器的写电压驱动电路及非易失性存储器制造技术

公开了一种用于非易失性存储器的写电压驱动电路及非易失性存储器，所述写电压驱动电路包括：写电压产生模块，用于产生写电压；开关模块，根据第二控制信号和第三控制信号将所述写电压提供至所述存储电路；补偿模块，在第一控制信号变为无效状态开始的预设时间内，根据所述第一控制信号产生补偿电流，以下拉所述写电压。本申请提供的用于非易失性存储器的写电压驱动电路及非易失性存储器，可以降低控制信号切换时写电压不必要的高压状态，从而减少非目标存储单元的编程干扰。目标存储单元的编程干扰。目标存储单元的编程干扰。

【技术实现步骤摘要】
用于非易失性存储器的写电压驱动电路及非易失性存储器


[0001]本专利技术涉及集成电路
，特别涉及一种用于非易失性存储器的写电压驱动电路及非易失性存储器。

技术介绍

[0002]目前，在汽车电子、工业控制等高端应用领域，对芯片的工作可靠性要求越来越高，Flash存储器（非易失性存储器）的数据写入速度和写入可靠性具有重要意义。
[0003]Flash存储器的数据写入主要是由写电压驱动电路和驱动电路实现，写电压驱动电路产生的控制信号和驱动电路产生的驱动信号均提供给存储电路，而控制信号控制驱动电流与存储电路的路径是否导通，即在控制信号有效的情况下，才能进行数据的擦写。在数据擦写过程中，要求目标存储单元的字线WL电压为高电压，非目标存储单元的字线WL电压为低电压。
[0004]但是，在目前的存储器中，为了减小面积降低成本，存储阵列的位线上存储单元（Bit Cell）都是紧密排列在一起的，相邻存储单元都是共用某些控制线的，比如共用字线（Word Line）和共用源端线（Source Line）。 由于这种共用控制线的方式，带来了一些不利的影响，需要将不利影响降低到最小。具体不利影响包括：在存储器擦写操作过程中，需要对选中的目标存储单元施加高电压进行擦写，与此同时，相邻或相近的非目标存储单元在共用端也会接收这些高电压，从而对这些非目标存储单元产生有害干扰（Disturb），造成非预期的数据变化。

技术实现思路

[0005]鉴于上述问题，本专利技术的目的在于提供一种用于非易失性存储器的写电压驱动电路及非易失性存储器，可以降低共用源极控制线的非易失性存储器中，与目标存储单元相邻的非目标存储单元在目标存储单元进行擦写过程中的受到的编程干扰。
[0006]根据本专利技术的一方面，提供一种用于非易失性存储器的写电压驱动电路，所述非易失性存储器包括存储电路，其中，所述写电压驱动电路包括：写电压产生模块，用于产生写电压；开关模块，根据第二控制信号和第三控制信号将所述写电压提供至所述存储电路；补偿模块，在第一控制信号变为无效状态开始的预设时间内，根据所述第一控制信号产生补偿电流，以下拉所述写电压。
[0007]可选地，补偿模块连接在所述写电压产生模块和所述开关模块之间。
[0008]可选地，补偿模块连接在所述开关模块和所述存储电路之间。
[0009]可选地，所述补偿模块包括：延时单元，其输入端与第一控制信号连接，用于输出延迟信号；第一反相单元，其输入端与第一控制信号连接，用于输出反相信号；第一逻辑单元，用于根据所述延迟信号和所述第一反相信号产生脉冲信号；第二反相单元，用于根据所述脉冲信号产生所述补偿信号，第三开关管，根据所述补偿信号导通或关断以产生补偿电流，其中，所述延时单元对所述第一控制信号进行预设时间的延迟后获得所述延迟信号；所
述补偿信号的有效时间为所述预设时间，在所述第一控制信号从有效切换到无效时所述补偿信号开始有效。
[0010]可选地，所述第三开关管的控制端接收所述补偿信号，第一通路端与所述写电压产生模块的输出端连接，第二通路端接地。
[0011]可选地，所述第一反相单元和/或所述第二反相单元包括非门。
[0012]可选地，所述写电压产生模块包括电荷泵。
[0013]可选地，所述第一逻辑单元包括与非门。
[0014]可选地，所述开关模块包括：串联连接的第一开关管和第二开关管，所述第一开关管的第一通路端与所述写电压产生模块的输出端连接，所述第二开关管的第二通路端输出写电压。
[0015]可选地，开关管的第一通路端和第二通路端为源极和漏极或漏极和源极，控制端为栅极。
[0016]根据本专利技术的另一方面，提供一种非易失性存储器，包括驱动电路，存储电路和上述的写电压驱动电路。
[0017]本专利技术提供的用于非易失性存储器的写电压驱动电路及非易失性存储器，补偿模块根据第一控制信号从有效切换到无效时的下降沿产生预设时间的补偿电流，通过补偿节点K处的电流，使得第一控制信号无效时，写电压不会升高产生过冲阶段，从而降低第一控制信号切换时非目标存储单元受到的编程干扰，进而提高产品的良率和可靠性。
[0018]本专利技术提供的用于非易失性存储器的写电压驱动电路及非易失性存储器，补偿模块对第一控制信号进行反相和预设时间的延迟，并产生预设时间的补偿电流，以使节点K仅在接收到预设时间的补偿电流时对节点K进行补偿，从而避免了其他时间补偿模块对写电压的影响。
[0019]进一步地，本专利技术提供的用于非易失性存储器的写电压驱动电路及非易失性存储器，补偿模块产生预设时间的补偿电流，其预设时间可以根据具体电路情况进行适应性调节，以使节点K处的电流可以降低到较低范围。
附图说明
[0020]通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚，在附图中：
[0021]图1示出了一种非易失性存储器的结构示意图；
[0022]图2示出了一种非易失性存储器中相邻目标存储单元和非目标存储单元的控制信号和写电压的电压波形图；
[0023]图3示出了根据本专利技术实施例的一种非易失性存储器的结构示意图；
[0024]图4示出了根据本专利技术实施例的一种非易失性存储器中相邻目标存储单元和非目标存储单元的控制信号和写电压的电压波形图。
具体实施方式
[0025]以下将参照附图更详细地描述本专利技术的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
[0026]下面结合附图和实施例，对本专利技术的具体实施方式作进一步详细描述。
[0027]图1示出了一种非易失性存储器的结构示意图。参考图1，非易失性存储器100包括驱动电路110，存储电路120和写电压驱动电路130。非易失性存储器100为共用源极控制线的Flash非易失性存储器。
[0028]其中，驱动电路110用于产生阵列驱动电流，以驱动存储电路120的位线。写电压驱动电路130用于产生写电压VSL。存储电路120的存储单元根据驱动电流、字线电压和写电压VSL进行数据的擦写。
[0029]具体地，驱动电路110包括多个电流源，多个电流源的第一通路端互相连接，第二通路端分别与存储电路120连接，用于为存储电路120提供多路驱动电流。
[0030]写电压驱动电路130用于产生写电压VSL，以提供给存储电路120。其中，写电压驱动电路130包括写电压产生模块131和位于写电压产生模块131与存储电路120之间的开关模块132。写电压产生模块131用于产生写电压VSL，开关模块132用于根据控制信号将写电压VSL提供至存储电路120。在该实施例中，写电压产生模块131例如为一个电荷泵CP，用于产生5V的写电压VSL，开关模块132为两个串联的第一开关管NM1和第二开关管NM2，写电压VSL经过开关模块132后产生压降。
[0031]存储电路120包括多本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于非易失性存储器的写电压驱动电路，所述非易失性存储器包括存储电路，其中，所述写电压驱动电路包括：写电压产生模块，用于产生写电压；开关模块，根据第二控制信号和第三控制信号将所述写电压提供至所述存储电路；补偿模块，在第一控制信号变为无效状态开始的预设时间内，根据所述第一控制信号产生补偿电流，以下拉所述写电压。2.根据权利要求1所述的写电压驱动电路，其中，补偿模块连接在所述写电压产生模块和所述开关模块之间。3.根据权利要求1所述的写电压驱动电路，其中，补偿模块连接在所述开关模块和所述存储电路之间。4.根据权利要求1所述的写电压驱动电路，其中，所述补偿模块包括：延时单元，其输入端与第一控制信号连接，用于输出延迟信号；第一反相单元，其输入端与第一控制信号连接，用于输出反相信号；第一逻辑单元，用于根据所述延迟信号和所述反相信号产生脉冲信号；第二反相单元，用于根据所述脉冲信号产生所述补偿信号，第三开关管，根据所述补偿信号导通或关断以产生补偿电流，其中，所述延时单元对所述第一控制信号进行预设时间的延迟后获得所述延迟信号；所述补偿信号的有效时间为...

【专利技术属性】
技术研发人员：许延华，陈艳，白俊峰，孟颖，李欢，
申请(专利权)人：北京中电华大电子设计有限责任公司，
类型：发明
国别省市：