控制突发长度以访问电子系统的存储装置的系统和方法制造方法及图纸

提供了一种电子系统。存储装置包括多个存储体组。控制器耦合到存储装置并且包括请求队列。请求队列用于存储多个请求。当请求对应于不同的存储体组时，控制器被配置为根据对应于请求的多个长突发命令访问存储装置的数据。当这些请求对应于同一存储体组时，控制器被配置为根据对应于这些请求的多个短突发命令来访问存储装置的数据。短突发命令对应于短突发长度，而长突发命令对应于长突发长度。长突发长度是短突发长度的两倍。该存储装置是一种低功耗双倍数据速率同步动态随机存取存储器。耗双倍数据速率同步动态随机存取存储器。耗双倍数据速率同步动态随机存取存储器。

【技术实现步骤摘要】
控制突发长度以访问电子系统的存储装置的系统和方法
[0001]交叉引用
[0002]本申请要求2022年3月14日提交的美国临时申请第63/319,403号的权益，其全部内容通过引用并入本文。


[0003]本专利技术涉及一种电子系统，尤其涉及一种电子系统中的低功耗存储装置。

技术介绍

[0004]诸如低功率双倍数据速率(LPDDR)同步动态随机存取存储器(SDRAM)的半导体存储装置被广泛用于诸如移动电话、便携式计算器等移动设备中。LPDDR SDRAM是一种内部配置为单信道的高速同步SDRAM器件，可支持多组架构，为各种系统配置提供最佳访问方法。此外，由数据预取大小确定的突发长度取决于所使用的存储器架构。
[0005]随着操作系统(OS)变得越来越大以支持多任务处理，电子系统(例如，移动设备)的存储装置需要以更高的速度高效运行。

技术实现思路

[0006]本专利技术实施例提供一种电子系统。该电子系统包括存储装置和控制器。存储装置包括多个存储体组，每个存储体组包括多个存储体。控制器耦合到存储装置并且被配置为以数据速率访问存储装置。控制器包括请求队列，请求队列用于存储多个请求。当这些请求对应于不同的存储体组，控制器被配置为根据对应于这些请求的多个长突发命令来访问存储装置的数据。当这些请求对应于同一存储体组时，控制器被配置为根据对应于这些请求的多个短突发命令来访问存储装置的数据。短突发命令对应于短突发长度，而长突发命令对应于长突发长度。长突发长度是短突发长度的两倍。
[0007]此外，本专利技术的实施例提供了一种控制突发长度以访问电子系统中的存储装置的方法。获取存储在电子系统的请求队列中的多个请求。判断这些要求是否对应于存储装置的多个存储体组，其中每个存储体组包括多个存储体。当请求对应于不同的存储体组时，可以根据对应于请求的多个长突发命令来访问存储装置的数据。当所述多个请求对应于同一组群时，根据所述多个请求对应的多个短突发命令来存取存储装置的数据。短突发命令对应于短突发长度，而长突发命令对应于两倍于短突发长度的长突发长度。
附图说明
[0008]通过参考附图阅读随后的详细描述和实施例可以更充分地理解本专利技术，其中：
[0009]图1示出了根据本专利技术一些实施例的电子系统。
[0010]图2展示根据本专利技术的一些实施例的图1的控制器和存储装置的框图。
[0011]图3示出了根据本专利技术一些实施例的用于动态控制命令的突发长度以访问存储装置的方法。
[0012]图4A标出了图标根据本专利技术一些实施例的在第一突发模式下互连的信号的示意图。
[0013]图4B标出了图标根据本专利技术的一些实施例的在第二突发模式下互连的信号的示意图。
[0014]图4C标出了图标根据本专利技术的一些实施例的在第三突发模式中互连的信号的示意图。
具体实施方式
[0015]下面的描述是为了说明本专利技术的一般原理，不应被理解为限制性的。本专利技术的范围最好参照所附请求保护范围来确定。
[0016]图1示出了根据本专利技术一些实施例的电子系统100。电子系统100可以是移动设备，例如手机、便携式计算器(例如膝上型计算器、平板计算器)、可穿戴设备等。电子系统100包括处理器110、控制器120和存储装置130。处理器110通过互连(interconnect)(例如，总线(bus))155耦合到控制器120，并且控制器120通过互连(例如，总线)175耦合到存储装置130。处理器110是电子系统100中的请求者，其需要访问存储装置130中的数据以执行各种应用。为了简化描述，仅将处理器110描述为电子系统100中的请求者，其他请求者(例如，中央处理单元(CPU)、数字信号处理器(DSP)、图形处理单元(GPU)等)需要访问电子系统100中的存储装置130的将被省略。存储装置130是低功耗存储装置，其为电子系统100消耗较少的功率。例如，存储装置130可以是低功耗双倍数据速率同步动态随机存取存储器(LPDDR SDRAM)。
[0017]在一些实施例中，存储装置130可以是动态随机存取存储器(DRAM)，例如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率同步动态随机存取存储器(LPDDR SDRAM)、图形双倍数据速率同步动态随机存取存储器(GDDR SDRAM)、Rambus动态随机存取存储器(RDRAM)等。在一些实施例中，电子系统100包括多个存储装置130，并且控制器120被配置为控制处理器110(或各种请求器)与多个存储装置130之间的数据交换。
[0018]图2展示图1的控制器120和存储装置130的框图。根据本专利技术的一些实施例。控制器120包括请求队列125，并且请求队列125被配置为存储来自处理器110或电子系统100的其他请求者(未示出)的请求REQ1至REQn。在一些实施例中，请求REQ1至REQn是由同一请求者提供。在一些实施例中，请求REQ1到REQn由多个请求者提供。响应于请求REQ1到REQn，控制器120被配置为通过互连175以数据速率访问存储装置130。存储装置130包括多个存储体组(bank group)BG0到BG3。存储体组BG0至BG3中的每一个包括多个存储体10，例如4个存储体。根据请求队列125中排队的请求REQ1至REQn，控制器120被配置为动态地控制对应于数据和命令的突发长度，以有效地访问存储装置130。
[0019]需要说明的是，图2中所示的存储体组的数量和存储体的数量仅为一范例，本专利技术不应以此为限。
[0020]互连175包括用于传输命令/地址CA、时钟CK、数据DQ和数据时钟WCK的多条传输线。为了简化描述，图2仅示出了互连175中的一部分信号。控制器120被配置为通过互连175中的单向传输线向存储装置130提供时钟CK、命令/地址CA和数据时钟WCK。在一些实施例中，数据时钟WCK的频率是时钟CK的两倍。此外，控制器120被配置为通过互连175中的双向
传输线在写入操作期间向存储装置130提供数据DQ并且在读取操作期间从存储装置130接收数据DQ。命令/地址CA包括读或写操作对应的命令信息、突发长度等，以及对应行地址、列地址、存储体组等的地址信息。时钟CK被配置为采样(或捕获)存储装置130的命令/地址CA。在一些实施例中，时钟CK是一对差分信号。数据时钟WCK用于在存储装置130上的写入操作期间捕获数据DQ以及在读取操作期间输出数据DQ。在一些实施例中，数据时钟WCK是一对差分信号。
[0021]图3示出了根据本专利技术一些实施例的用于动态控制命令的突发长度以访问存储装置130的方法200。当控制器120存取存储装置130时，存储装置130的突发长度由来自控制器120的存取命令(例如，读/写命令)设定(或编程)。
[0022]首先，在步骤S210中，控制器120被配置为获取在请求队列125中排队的请求REQl至REQn。在一些实施例中，请求REQl至REQn由同本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电子系统，包括：存储装置，包括多个存储体组，其中每个存储体组包括多个存储体；以及控制器，耦合到所述存储装置并被配置为以数据速率访问所述存储装置，并且包括：请求队列，配置为存储多个请求，其中，当所述多个请求对应于不同的存储体组时，所述控制器被配置为根据对应于所述多个请求的多个长突发命令来访问所述存储装置的数据，其中，当所述多个请求对应于同一存储体组时，所述控制器被配置为根据对应于所述多个请求的多个短突发命令来访问所述存储装置的数据，其中，所述短突发命令对应短突发长度，所述长突发命令对应长突发长度，所述长突发长度是所述短突发长度的两倍。2.根据权利要求1所述的电子系统，其特征在于，当所述多个请求对应于同一存储组时，所述控制器将所述多个请求中对应于第一请求的第一长突发命令重组为第一短突发命令和第二短突发命令。3.根据权利要求2所述的电子系统，其特征在于，响应于所述第一请求，所述控制器被配置为分别根据第一和第二短突发命令将数据的一部分和数据的剩余部分传送到所述存储装置、或分别根据第一和第二短突发命令从所述存储装置传送数据的一部分和数据的剩余部分，并且所述控制器被配置为在发出第一短突发命令并且达到列到列或命令到命令延迟时发出第二短突发命令。4.根据权利要求3所述的电子系统，其特征在于，数据的一部分在所述控制器的数据时钟的第一连续时钟周期被传送到所述存储装置或从所述存储装置传送，并且在数据时钟的第二连续时钟周期数据的剩余部分被传送到存储装置或从存储装置传送，其中所述第一连续时钟周期的数量和所述第二连续时钟周期的数量等于短突发长度。5.根据权利要求1所述的电子系统，其特征在于，当所述多个请求对应于不同的存储体组时，所述控制器交织对应于所述请求中的第一请求的第一长突发命令和对应于第二请求的第二长突发命令，以访问所述多个存储体组中的第一存储体组的第一数据和所述多个存储体组中的第二存储体组的第二数据。6.根据权利要求5所述的电子系统，其特征在于，所述控制器用以根据所述第一长突发命令和所述第二长突发命令传输控制所述第一数据的一部分、所述第二数据的一部分、所述第一数据的剩余部分及所述第二数据的剩余部分依序无缝地传输。7.根据权利要求6所述的电子系统，其特征在于，所述第一数据的一部分与所述第一长突发命令同时传送，所述第二数据的一部分与所述第二长突发命令同时传送。8.根据权利要求6所述的电子系统，其特征在于，在传输所述第一数据的剩余部分与所述第二数据的剩余部分期间，所述控制器不发出命令。9.根据权利要求6所述的电子系统，其特征在于，所述第一数据的一部分在所述控制器的数据时钟的第一连续时钟周期被传输到所述存储装置或从所述存储装置传输，并且在数据时钟的第二个连续时钟周期上所述第二数据的一部分被传输到所述存储装置或从所述存储装置传输，其中所述第一连续时钟周期的数量和所述第二连续时钟周期的数量等于短突发长度。10.根据权利要求9所述的电子系统，其特征在于，所述第一数据的剩余部分在数据时
钟的第三连续时钟周期被传输到所述存储装置或从所述存储装置传输，并且所述第二数据的剩余部分在数据时钟的第四连续时钟周期被传输到所述存储装置或从所述存储装置传输，其中所述第三连续时钟周期的数量和所述第四连续时钟周期的数量等于短突发长度。11.根据权利要求1所述的电子系统，其特征在于，当数据速率小于特定数据速率时，所述控制器被配置为根据对应于其中一个请求的第一长突发命令访问所述存储装置的数据，其中，数据在所...

【专利技术属性】
技术研发人员：谢博伟，王振杰，程思颖，陈柔绫，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：