一种图像传感器的列译码器电路制造技术

本发明专利技术公开了一种图像传感器的列译码器电路，包括同步缓冲选通模块以及列译码模块，其中同步缓冲选通模块的输入信号为dv_hsync、dv_col_addr<3:0>、dv_col_clk_gating_sel、col_clk、dv_col_self、delay_sel0<3:0>、delay_sel13:0>和delay_sel2<3:0>，由外部数字电路提供；同步缓冲选通模块的输出信号为dv_col_addr<3:0>_o、col_self_clk和dv_col_self_o，输出信号发送给列译码模块进行译码。上述电路结构简单、功耗低且面积小，具有极大的推广价值。的推广价值。的推广价值。

【技术实现步骤摘要】
一种图像传感器的列译码器电路


[0001]本专利技术涉及图像传感器
，尤其涉及一种图像传感器的列译码器电路。

技术介绍

[0002]CMOS图像传感器(CMOS image sensor，CIS)是近十年来发展迅速的图像传感器产品。CIS依靠与标准CMOS工艺兼容的优点，集成了模拟光电光敏电路和数字信号处理电路，成为一个小巧而强大的片上系统。CIS的应用领域十分广泛，如手机、汽车、电脑、视频门铃、安防监控、AR/VR等等。CIS中列模数转换器(Column ADC)多采用单斜ADC(single
‑
slope ADC，ss ADC)，ss ADC主要由斜坡发生器(ramp generator)、比较器(comparator)、计数器(Counter)、锁存器(Latch)和寄存器(register)等组成，其中计数器counter作为ss ADC关键组成部分，其性能直接影响ss ADC性能。而CIS是通过列译码器(Column decoder)产生不同列选择来选通CIS中像素阵列不同列的像素信号经过ss ADC转换，并经过读出电路将对应码值送给数字电路处理。
[0003]列译码器作为计数器与读出电路之间的选通桥梁，其性能关乎到模拟模块送给数字的数据正确与否，误差直接影响到图像质量，随着CIS阵列规模和帧速率的增大，功耗和面积问题变得尤为突出，因此设计一款低功耗和小面积列译码器显的尤为重要，而现有技术中并没有有效的列译码器设计方案。

技术实现思路

[0004]本专利技术的目的是提供一种图像传感器的列译码器电路，该电路结构简单、功耗低且面积小，能有效减小图像传感器中给列译码模块所使用的面积，具有极大的推广价值。
[0005]本专利技术的目的是通过以下技术方案实现的：
[0006]一种图像传感器的列译码器电路，所述电路包括同步缓冲选通模块，表示为col_decoder_buf_gating；以及列译码模块，表示为col_decoder_top，其中：
[0007]所述同步缓冲选通模块的输入信号为行同步dv_hsync、列地址dv_col_addr<3:0>、列时钟选通dv_col_clk_gating_sel、列时钟col_clk、列译码高位选通控制信号dv_col_self、以及延时寄存器delay_sel0<3:0>、delay_sel13:0>和delay_sel2<3:0>，且所述输入信号由外部数字电路提供；
[0008]所述同步缓冲选通模块的输出信号为列地址输出dv_col_addr<3:0>_o、列译码高位选通时钟col_self_clk和列译码高位选通控制输出信号dv_col_self_o，所述输出信号发送给所述列译码模块进行译码。
[0009]由上述本专利技术提供的技术方案可以看出，上述电路结构简单、功耗低且面积小，能有效减小图像传感器中给列译码模块所使用的面积，具有极大的推广价值。
附图说明
[0010]为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述中所需要使用
的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
[0011]图1为本专利技术实施例提供的图像传感器的列译码器电路的整体结构示意图；
[0012]图2为本专利技术实施例所述同步缓冲选通模块的电路结构示意图；
[0013]图3为本专利技术实施例所述列译码模块col_decoder_top的电路结构示意图；
[0014]图4为本专利技术实施例所述时钟延时模块的电路结构示意图；
[0015]图5为本专利技术实施例所述延迟单元DELAY_UNIT的电路结构示意图；
[0016]图6为本专利技术实施例所述列译码模块col_decoder_top中的16输出译码器电路结构示意图；
[0017]图7为本专利技术实施例所述16输出译码器的基本工作原理图。
具体实施方式
[0018]下面结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例，这并不构成对本专利技术的限制。基于本专利技术的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术的保护范围。
[0019]如图1所示为本专利技术实施例提供的图像传感器的列译码器电路的整体结构示意图，所述电路包括同步缓冲选通模块，表示为col_decoder_buf_gating；以及列译码模块，表示为col_decoder_top，其中：
[0020]所述同步缓冲选通模块的输入信号为行同步dv_hsync、列地址dv_col_addr<3:0>、列时钟选通dv_col_clk_gating_sel、列时钟col_clk、列译码高位选通控制信号dv_col_self、以及延时寄存器delay_sel0<3:0>、delay_sel13:0>和delay_sel2<3:0>等，且所述输入信号由外部数字电路提供；
[0021]所述同步缓冲选通模块的输出信号为列地址输出dv_col_addr<3:0>_o、列译码高位选通时钟col_self_clk和列译码高位选通控制输出信号dv_col_self_o，所述输出信号发送给所述列译码模块进行译码。
[0022]具体实现中，所述同步缓冲选通模块的电路结构如图2所示，包括16分频器(16divider)；锁存器LATCH1；三个时钟延时模块，分别表示为COL_CLK_DELAY0、COL_CLK_DELAY1<3:0>和COL_CLK_DELAY2；两个D触发器，分别表示为DFF0<3:0>和DFF1；NMOS管NM2；PMOS管PM2；与非门NAND0；CMOS开关管；CMOS开关控制信号产生电路，其中：
[0023]所述CMOS开关管由NM0与PM0及NM1与PM1组成；
[0024]所述CMOS开关控制信号产生电路由反相器INV50和INV51组成；
[0025]所述锁存器LATCH1用于消除时钟毛刺，输入信号列时钟选通信号dv_col_clk_gating_sel信号经反相器INV50和INV51后产生CMOS开关控制信号，当输入信号列时钟选通信号dv_col_clk_gating_sel＝1时，由NM0与PM0组成的CMOS开关管导通，而NM1与PM1组成的CMOS开关管关闭，列同步输出信号dv_hsync_o与列时钟输出信号col_clk_o进行与非操作产生列时钟选通信号col_cl本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种图像传感器的列译码器电路，其特征在于，所述电路包括同步缓冲选通模块，表示为col_decoder_buf_gating；以及列译码模块，表示为col_decoder_top，其中：所述同步缓冲选通模块的输入信号为行同步dv_hsync、列地址dv_col_addr<3:0>、列时钟选通dv_col_clk_gating_sel、列时钟col_clk、列译码高位选通控制信号dv_col_self、以及延时寄存器delay_sel0<3:0>、delay_sel13:0>和delay_sel2<3:0>，且所述输入信号由外部数字电路提供；所述同步缓冲选通模块的输出信号为列地址输出dv_col_addr<3:0>_o、列译码高位选通时钟col_self_clk和列译码高位选通控制输出信号dv_col_self_o，所述输出信号发送给所述列译码模块进行译码。2.根据权利要求1所述图像传感器的列译码器电路，其特征在于，所述同步缓冲选通模块包括16分频器；锁存器LATCH1；三个时钟延时模块，分别表示为COL_CLK_DELAY0、COL_CLK_DELAY1<3:0>和COL_CLK_DELAY2；两个D触发器，分别表示为DFF0<3:0>和DFF1；NMOS管NM2；PMOS管PM2；与非门NAND0；CMOS开关管；CMOS开关控制信号产生电路，其中：所述CMOS开关管由NM0与PM0及NM1与PM1组成；所述CMOS开关控制信号产生电路由反相器INV50和INV51组成；所述锁存器LATCH1用于消除时钟毛刺，输入信号列时钟选通信号dv_col_clk_gating_sel经反相器INV50和INV51后产生CMOS开关控制信号，当输入信号列时钟选通信号dv_col_clk_gating_sel＝1时，由NM0与PM0组成的CMOS开关管导通，而NM1与PM1组成的CMOS开关管关闭，列同步输出信号dv_hsync_o与列时钟输出信号col_clk_o进行与非操作产生列时钟选通信号col_clk_gating_ob，此时只有dv_hysnc_o为高电平时col_clk_o才有效；当输入信号列时钟选通信号dv_col_clk_gating_sel＝1时，由NM0与PM0组成的CMOS开关管导通，列时钟选通信号col_clk_gating_ob只在dv_hsync_o为高时才有时钟，因此输入信号列时钟选通信号dv_col_clk_gating_sel＝1时能减小列时钟输出信号col_clk_o非有用时间的功耗，而当输入信号列时钟选通信号dv_col_clk_gating_sel＝0时为不省功耗模式；列时钟选通信号col_clk_gating_ob用于在列译码模块开始译码之前给所述D触发器提供时钟同步数字电路送给的列地址和列译码高位选通控制信号，时钟延时模块COL_CLK_DELAY0用于对时钟信号的延时时间进行调整，以调整列选择与读出时钟的匹配关系，使得数据正确的读出给数字电路，同时该时钟延时模块COL_CLK_DELAY0还用于减小时钟信号占空比损失；时钟延时模块COL_CLK_DELAY1<3:0>和COL_CLK_DELAY2用于调节列译码模块产生列地址的非交叠时间，以减小列译码模块产生的列地址有效脉宽损失；三个时钟延时模块COL_CLK_DELAY0、COL_CLK_DELAY1<3:0>和COL_CLK_DELAY2的延时时间由4bit延时挡位选择寄存器信号delay_sel0/1/2<3:0>控制；其中，时钟延时模块COL_CLK_DELAY1<3:0>的输出信号dv_col_addr_o<3:0>、时钟延时模块COL_CLK_DELAY2的输...

【专利技术属性】
技术研发人员：王浩，李文杰，
申请(专利权)人：豪威集成电路成都有限公司，
类型：发明
国别省市：