一种微电子装置可包含衬底、所述衬底上的第一芯片，和所述衬底上的第二芯片。多个柱可位于所述第一芯片与所述第二芯片之间，其中所述多个柱中的各柱的第一末端邻近于所述衬底。所述多个柱当中的间距至少等于足以阻挡所述第一芯片与所述第二芯片之间的电磁干扰(EMI)和/或射频干扰(RFI)的距离。所述微电子装置还可包含至少所述第一芯片、所述第二芯片和所述多个柱上方的罩盖，其中所述多个柱中的各柱的第二末端至少邻近于所述罩盖内界定的沟槽。所述沟槽可在其中包含导电材料。述沟槽可在其中包含导电材料。述沟槽可在其中包含导电材料。
【技术实现步骤摘要】
【国外来华专利技术】在微电子装置的封装件内的区域屏蔽
[0001]相关申请的交叉参考
[0002]本申请要求2021年10月25日申请的美国专利申请第17/509,887号的优先权，所述美国专利申请为2020年10月30日申请的美国临时专利申请第63/108,096号的非临时专利申请且依据35 USC
§
119(e)要求优先权，所述非临时专利申请和美国临时专利申请如同下文完全阐述一般以引用的方式完全并入本文中。
技术介绍
[0003]微电子装置常常包含多个微电子元件，例如裸片或芯片。微电子元件可为有源或无源的。需要保护微电子元件免受可由微电子装置中的其它微电子元件引起的电磁干扰(EMI)和/或射频干扰(RFI)。
[0004]一种用于在微电子元件当中提供EMI和/或RFI保护的技术包含微电子装置封装件的衬底内的导电迹线。引线可从微电子元件之间的导电迹线延伸，且导电迹线和/或引线可接地。引线可布置为围绕各个微电子元件的围栏以将微电子元件与其它微电子元件隔离以用于屏蔽EMI和/或RFI。
[0005]用于在微电子元件当中提供EMI和/或RFI保护的另一技术包含可形成于各个微电子元件之间和/或周围以将微电子元件与其它微电子元件隔离以用于屏蔽EMI和/或RFI的实心导电壁。所述壁可包括导电材料，所述导电材料接合微电子装置封装件的衬底内的导电迹线以使导电壁接地。
[0006]利用第一种“引线”技术在产生微电子装置封装件时可为耗时的。另外，引线可为易碎的，且因此可易于弯曲并且甚至断裂。这导致在产生微电子装置时花费更多的成本和时间。当利用第二种“壁”技术时，壁一直延伸到导电迹线。因此，当微电子装置经包封，例如产生罩盖时，包封材料无法流动通过所述壁。这可在模制期间产生不平衡压力，这可最终产生包封缺陷，例如，空隙、未填充等。这还导致在产生微电子装置时花费更多的成本和时间。
[0007]此外，当裸片在衬底上线接合时，同时添加引线的围栏可能不是关于整个制造过程的问题，因为其涉及相同的线接合过程。然而，在制造过程期间使用倒装芯片互连的情况下，切换到线接合器来缝合引线以提供EMI和/或RFI保护可能会产生问题。举例来说，需要用于倒装芯片过程的接合器可能需要添加额外的步骤或加工，因为可能不另外涉及线接合。
附图说明
[0008]下文参考附图阐述具体实施方式。在图式中，附图标记的最左边的数字标识所述附图标记首次出现的图式。在不同图式中使用相同附图标记指示类似或相同的项目。附图中所描绘的系统不按比例绘制，并且彼此可以不按比例描绘图式内的组件。
[0009]图1A到1F示意性地说明根据各种配置的在各个制造阶段期间的微电子装置的实例。
[0010]图2说明根据各种配置的制造微电子装置，例如图1A到1F的微电子装置的范例性
方法的流程图。
具体实施方式
[0011]概述
[0012]本公开描述用于屏蔽微电子装置的封装件(或整个封装件)的区域免受EMI和/或RFI的范例性技术，其中所述区域包含微电子元件。所述技术提供包括导电材料的多个柱，其耦合到微电子装置的衬底中暴露的导电迹线。导电柱将第一裸片与第二裸片分离且在两个裸片之间提供EMI和/或RFI屏蔽。
[0013]根据各种配置，微电子装置可包含衬底。所述衬底可包含导电元件，其呈包括衬底的表面内暴露的导电材料的导电迹线形式，其中导电迹线与接地平面接触。在配置中，所述衬底可包含导电元件，其呈包括衬底的表面内暴露的导电材料的一行衬垫(代替导电迹线)形式，其中所述一行衬垫与接地平面接触。在配置中，接地平面可替换为一个或多个接地通孔。柱或杆可成一行线性地从导电迹线(或一行衬垫)延伸，其中各柱的第一末端邻近于衬底且与导电迹线接触。在配置中，所述柱的第一末端可与导电迹线(或所述一行衬垫中的衬垫)成一体。所述柱可包括导电材料。在配置中，所述柱的导电材料与导电迹线(或一行衬垫)的导电材料相同。在其它配置中，所述柱的导电材料、导电迹线(或一行衬垫)的导电材料为不同导电材料。所述柱由此通过导电迹线接地。
[0014]一个或多个微电子元件，例如裸片或芯片可放置在柱的各侧上。举例来说，第一裸片可放置在所述一行柱的第一侧上，而第二裸片可放置在所述一行柱的相对侧上。所述裸片可经由线接合过程连接到衬底或可倒装芯片附接到衬底。在配置中，所述柱可被布置成使得所述柱包围或至少基本上包围裸片。举例来说，柱可围绕第一裸片布置且柱可围绕第二裸片布置。在配置中，多于两个裸片可包含于微电子装置中。
[0015]在裸片附接到衬底之后，可执行包封步骤以为微电子装置提供罩盖。包封步骤可包含在衬底上包封或模制包含第一和第二裸片的组件。由于柱之间的间距，模制材料能够在柱之间且围绕衬底上的组件流动。因此，在包封过程期间包封衬底上包含柱的组件。
[0016]在配置中，在包封之后，微电子装置的罩盖可经挖沟，可利用例如锯、激光、水射流等以在罩盖中产生沟槽。在其它配置中，可在包封步骤期间利用鳍片。在此类配置中，在包封步骤之后，可移除鳍片，由此提供沟槽。
[0017]在产生沟槽之后，所述沟槽可填充有导电材料且导电材料的涂层或层可放置在罩盖的至少顶部表面，例如罩盖的外表面上。在配置中，导电材料的涂层或层可在罩盖的侧面上延伸。在配置中，沟槽中的导电材料和罩盖的顶部和可能侧面上的导电涂层为相同材料。在其它配置中，沟槽中的导电材料和罩盖的顶部和可能侧面上的导电涂层为不同导电材料。
[0018]在配置中，沟槽中的导电材料可延伸到各柱的第二末端以提供柔性封装件内屏蔽(FIPS)，例如第二末端与接合导电迹线的各柱的第一末端相对(远离)。在一些配置中，沟槽中的导电材料，例如导电材料的底部表面可接合柱的顶部，例如第二末端中的一个或多个。在其它配置中，沟槽中的导电材料，例如导电材料的底部表面可不接合柱中的一个或多个的顶部。
[0019]因此，柱和沟槽中的导电材料在位于所述一行柱的相对侧上的裸片之间提供EMI
和/或RFI保护。在配置中，柱之间的间距至少等于足以阻挡两个裸片，例如位于所述一行柱的一侧上的第一裸片和位于所述一行柱的相对侧上的第二裸片之间的电磁干扰的距离。在配置中，柱的间距小于足以阻挡第一裸片与第二裸片之间的电磁干扰的距离，即，柱的间距小于允许柱阻挡第一裸片与第二裸片之间的电磁干扰的最大距离。在配置中，柱当中的间距可在5微米到50微米范围内。另外，在配置中，第一裸片与第二裸片之间的间距在100微米到2000微米范围内。并且，在配置中，所述一行柱为整体的，例如为导电迹线的部分。在其它配置中，所述柱形成于导电迹线上，例如耦合到所述导电迹线。
[0020]在配置中，导电迹线和一行柱可在衬底形成过程期间形成。因此，衬底可由衬底制造商提供有预先形成的导电迹线和预先形成的柱。可因此对此种提供衬底执行裸片耦合(和其它组件放置)过程和包封过程。
[0021]当制造微电子装置时利用本文中所提供的技术，在产生沟槽时的处理时间由于沟槽未延伸到现有技术微电子装置的罩盖中的深本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】1.一种微电子装置，其包括：衬底；所述衬底上的第一芯片和所述衬底上的第二芯片；所述第一芯片与所述第二芯片之间的多个柱，其中所述多个柱中的各个柱的第一末端邻近于所述衬底，其中所述多个柱中的各个柱当中的间距等于或小于足以阻挡所述第一芯片与所述第二芯片之间的(i)电磁干扰或(ii)射频干扰中的一个或多个的距离；以及至少在所述第一芯片、所述第二芯片和所述多个柱上方的罩盖，其中所述多个柱中的各个柱的第二末端至少邻近于所述罩盖内界定的沟槽。2.根据权利要求1所述的微电子装置，其中：所述沟槽填充有导电材料；且所述多个柱中的各个柱的所述第二末端接合所述导电材料的底部表面。3.根据权利要求2所述的微电子装置，其中所述罩盖的外表面包含所述导电材料的层。4.根据权利要求1所述的微电子装置，其中所述罩盖延伸到所述衬底。5.根据权利要求1所述的微电子装置，其中所述多个柱中的各个柱的所述第一末端耦合到所述衬底的表面处暴露的(i)导电迹线或(ii)多个导电衬垫中的对应导电衬垫中的一个。6.根据权利要求5所述的微电子装置，其中各个柱的所述第一末端与(i)所述导电迹线或(ii)所述多个导电衬垫中的所述对应导电衬垫中的所述一个成一体。7.根据权利要求1所述的微电子装置，其中所述罩盖的材料在所述多个柱之间延伸。8.根据权利要求1所述的微电子装置，其中所述多个柱中的各个柱线性地布置在所述第一芯片与所述第二芯片之间。9.根据权利要求1所述的微电子装置，其中所述多个柱中的各个柱当中的所述间距在5微米到50微米范围内。10.根据权利要求1所述的微电子装置，其中所述第一芯片与所述第二芯片之间的间距在100微米到2000微米范围内。11.一种微电子装置，其包括：衬底，其具有第一区域、第二区域和所述第一区域与所述第二区域之间的第三区域，所述衬底包括(i)表面和(ii)接地平面；至少一个第一微电子元件，其在所述第一区域内上覆于所述表面；至少一个第二微电子元件，其在所述第二区域内上覆于所述表面；导电元件，其在所述第三区域内的所述衬底的所述表面处暴露且耦合到所述接地平面；多个导电柱，其在所述第三区域内、具有(i)耦合到所述导电元件的第一末端和(ii)与所述第一末端相对的第二末端；电介质包封层，其从所述衬底的所述表面延伸且填充所述多个导电柱中的导电柱之间的空间，使得所述导电柱通过所述电介质包封层彼此分离，所述电介质包封层包括上覆于所述衬底的所述第一区域处于所述表面上方的第一高度的第一部分、...
【专利技术属性】
技术研发人员：帕特里克，
申请(专利权)人：艾德亚半导体科技有限责任公司，
类型：发明
国别省市：
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