MOS结构自对准工艺的制备方法技术

一种MOS结构自对准工艺的制备方法，包括：提供基底和外延片，通过离子注入使外延片中形成JFET区域；在外延片背离基底的表面制备掩膜层，掩膜层开设有贯穿孔以露出外延片，通过离子注入使外延片中形成P阱区域；保留掩膜层，在P阱区域背离基底的表面形成多晶硅材质侧墙，侧墙附着在贯穿孔的孔壁上且使P阱区域局部露出；以掩膜层和侧墙作为遮蔽，对露出的P阱区域进行离子注入，使P阱区域中形成N+区域，然后移除掩膜层和侧墙；对外延片进行离子注入中形成P+区域。本申请采用自对准的方法，一方面减少了一层N+掩模版的使用，另一方面突破了MOS器件沟道长度于光刻机套刻精度以及偏差的限制，能制备沟道长度极小的MOS器件。能制备沟道长度极小的MOS器件。能制备沟道长度极小的MOS器件。

【技术实现步骤摘要】
MOS结构自对准工艺的制备方法


[0001]本申请涉及半导体
，具体而言，涉及MOS结构自对准工艺的制备方法。

技术介绍

[0002]碳化硅（SiC）作为第三代半导体中的典型代表，由于其具有禁带宽度大，热导率高、击穿场强高、载流子饱和迁移率高等优良的物理特性，使其能够替代硅（Si）材料制备高温、高耐压等功率器件，并在新能源汽车、汽车充电桩等方向具有广阔的应用前景。在SiC 金属氧化物半导体场效应晶体管（Metal
‑
Oxide
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Semiconductor Field
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Effect Transistor, MOSFET）器件应用中，通常在MOS器件封装时额外增加一个二极管如肖特基势垒二极管（SBD）来实现续流的功能，但是该方式一方面不利于集成化浪费成本，另外一方面，额外增加的二极管需要与MOS器件通过键合线连接，该方式极大的增加了器件的寄生电感，导致器件性能下降的影响。

技术实现思路

[0003]鉴于此，本申请提供一种性能优良的MOS结构自对准工艺的制备方法，包括：提供层叠有外延片的基底，通过离子注入使所述外延片中形成结型场效应晶体管（JFET）区域；在所述外延片背离所述基底的表面制备掩膜层，所述掩膜层开设有贯穿孔以露出所述外延片，然后通过离子注入使所述外延片中形成P阱区域，所述P阱区域围绕并连接所述JFET区域；保留所述掩膜层，在所述P阱区域背离SiC基底的表面形成多晶硅材质的侧墙，所述侧墙附着在所述贯穿孔的孔壁上且使所述P阱区域局部露出；以所述掩膜层和所述侧墙作为遮蔽，对露出的所述P阱区域进行离子注入，使所述P阱区域中形成N+区域，然后移除所述掩膜层和所述侧墙；在所述外延片上重新制作新的掩膜层以局部覆盖所述外延片，以露出需要进行P+注入的区域；对所述外延片进行离子注入中形成P+区域；在所述外延片背离所述基底的一侧依次形成栅氧化层、栅电极层和层间介质层。
[0004]本申请提供的MOS结构的制备方法，通过离子注入SiC外延片形成JFET区域，再通过掩膜层并离子注入形成P阱区域，此后再沉积如多晶硅等材质并回刻形成侧墙，通过侧墙与掩膜层的结合对P阱区域进行遮蔽，并离子注入P阱区域，从而实现自对准的方法在P阱区域中形成N+区域和MOS器件的沟道，采用自对准的方法，一方面减少了一层N+掩模版的使用，另一方面突破了MOS器件沟道长度于光刻机套刻精度以及偏差的限制，能制备沟道长度极小的MOS器件。
[0005]该MOS结构集成有结势垒肖特基二极管（Junction Barrier Controlled Schottky Diode，JBS）结构，可有效提升MOS结构的性能。
[0006]一实施例中，所述制备方法还包括：在形成所述P阱区域之前，在所述JFET区域背离所述基底的表面形成半导体材料层以降低积累区电阻。
[0007]一实施例中，所述半导体材料层为石墨烯。
[0008]对于MOSFET器件而言，其导通电阻包括源极的接触电阻、沟道电阻、积累区电阻、JEFT 电阻、漂移区电阻、衬底电阻等，而在SiC基MOSFET器件中积累区电阻是器件导通电阻的主要贡献者，因此本申请通过刻蚀掉JFET区域15上方的积累区，然后再通过掩膜原位生长石墨烯等高导电材料，降低积累区电阻从而提高器件性能，降低导通损耗。
附图说明
[0009]图1为步骤S1的剖面示意图。
[0010]图2为步骤S2的剖面示意图。
[0011]图3为步骤S3的剖面示意图。
[0012]图4为步骤S4的剖面示意图。
[0013]图5为步骤S5的剖面示意图。
[0014]图6为步骤S6的剖面示意图。
[0015]图7为步骤S7的剖面示意图。
[0016]图8为步骤S8的剖面示意图。
[0017]图9为步骤S9的剖面示意图。
[0018]图10为步骤S10的剖面示意图。
[0019]图11为步骤S11的剖面示意图。
[0020]主要元件符号说明：SiC基底11，SiC外延片13，JFET区域15，掩膜层12、32、62，半导体材料层 21，贯穿孔34，P阱区域31，侧墙42，N+区域 51，P+区域 71，栅氧化层81，栅电极层83，层间介质层85，金属镍层91，光刻胶掩膜84，金属钛层93，接触孔 82，导电金属层92，钝化层94，绝缘层96，背电极98。
具体实施方式
[0021]结势垒肖特基二极管（Junction Barrier Controlled Schottky Diode，JBS）是一种基于肖特基势垒二极管（SchottkyBarrierDiode，SBD）的改进器件。JBS主要是利用通过离子注入的P型SiC与衬底和外延的N型SiC组成的PN结势垒来降低器件反向工作时的隧穿电流对反向击穿电压的限制，在器件正向工作的情况时，JBS的肖特基势垒部分成正向导电的主要贡献者，因此JBS器件能够获得较高正向电流，在相同的电流标准下正向压降（Vf）变小，导通功耗降低；并且在器件反向工作模式下，由于PN结的存在具有比SBD更低的反向漏电流。
[0022]本申请提供一种集成有JBS的金属氧化物半导体（Metal
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Oxide
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Semiconductor, MOS）结构的制备方法。该MOS结构的两器件元胞之间采用JBS结构。本申请实施例以碳化硅（SiC）基MOS结构作为示例。当然，本申请的MOS结构的制备方法，不限于应用在SiC基MOS结构的制备中。
[0023]本申请实施例的MOS结构的制备方法，包括步骤S1至S11。
[0024]请参阅图1，步骤S1：提供SiC基底11和层叠在SiC基底11上的SiC外延片13，通过离子注入SiC外延片13使SiC外延片13中形成结型场效应晶体管（Junction Field
‑
Effect Transistor，JFET）区域15。
[0025]实际制备过程中，会在SiC外延片13形成为相互间隔的多个JFET区域15。图1仅示意出了2个JFET区域15。
[0026]可以理解的，本次以SiC基MOSFET器件作为示例，因此基底和外延片均为SiC材料，但不以此为限。
[0027]如图1所示，形成JFET区域15包括：在所述SiC外延片13上制备掩膜层12以局部覆盖SiC外延片13，然后通过离子注入未被掩膜层12覆盖的SiC外延片13的区域，以在SiC外延片13中形成JFET区域15。
[0028]一实施例中，所述SiC外延片13的外延浓度为1*10
16
cm
‑3，SiC外延片13的厚度为10μm。
[0029]一实施例中，掩膜层12为沉积在所述SiC外延片13上的SiO2层，通过蚀刻的方式去除部分的SiO2层以露出SiC外延片13中待形成JFET区域15的区域。
[0030]一实施例中，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种MOS结构自对准工艺的制备方法，其特征在于，包括：提供层叠有外延片的基底，通过离子注入使所述外延片中形成结型场效应晶体管（JFET）区域；在所述外延片背离所述基底的表面制备掩膜层，所述掩膜层开设有贯穿孔以露出所述外延片，然后通过离子注入使所述外延片中形成P阱区域，所述P阱区域围绕并连接所述JFET区域；保留所述掩膜层，在所述P阱区域背离基底的表面形成多晶硅材质的侧墙，所述侧墙附着在所述贯穿孔的孔壁上且使所述P阱区域局部露出；以所述掩膜层和所述侧墙作为遮蔽，对露出的所述P阱区域进行离子注入，使所述P阱区域中形成N+区域，然后移除所述掩膜层和所述侧墙；在所述外延片上重新制作新的掩膜层以局部覆盖所述外延片，以露出需要进行P+注入的区域；对所述外延片进行离子注入中形成P+区域；在所述外延片背离所述基底的一侧依次形成栅氧化层、栅电极层和层间介质层。2.根据权利要求1所述的MOS结构自对准工艺的制备方法，其特征在于，形成所述侧墙包括：在所述掩膜层和所述P阱区域的表面沉积多晶硅，并干法蚀刻所述多晶硅，保留所述P阱区域上方的部分多晶硅作为所述侧墙。3.根据权利要求1所述的MOS结构自对准工艺的制备方法，其特征在于，每一个侧墙垂直所述基底的厚度方向的横向宽度为 0.1~0.5μm。4.根据权利要求1所述的MOS结构自对准工艺的制备方法，其特征在于，所述制备方法还包括：在形成所述P阱区域之前，在所述JFET区域背离所述基底的表面形成半导体材料层以降低积累区电阻。5.根据权利要求4所述的MO...

【专利技术属性】
技术研发人员：张帅，汪之涵，张良关，
申请(专利权)人：深圳基本半导体有限公司，
类型：发明
国别省市：