一种简化的SC译码算法制造技术

一种简化的SC译码算法，它涉及一种SC译码算法。本发明专利技术为了解决SC译码算法步骤冗余和Polar的译码的相关实现装置较少的问题。本发明专利技术的步骤为：步骤一、确定判决输入和信息比特合集A以及冻结比特合集A

【技术实现步骤摘要】
一种简化的SC译码算法


[0001]本专利技术涉及一种SC译码算法，属于译码


技术介绍

[0002]作为第一个被证明能达到香农限的编码方案，Polar自提出以来就受到了学术界和工业界的广泛关注。在第五代移动通信中也被确定为eMBB场景下控制信道的编码方案。并且Polar码的构造相对简单，且以蝶形结构为基础的迭代过程结构良好，时延相对更低，更便于硬件实现；然而，在现有的Polar译码中仍然存在一定的问题；首先，SC译码算法步骤冗余，SC译码算法是串行相消的逐比特译码算法，在译码的过程中先进行初始化，之后进行蝶形结构进行逐层节点更新和部分和更新进行译码，最后再通过得到的对数似然值进行译码判决。在蝶形结构最后一个阶段的更新过程中，可以同时进行f节点和g节点的运算，进一步减少译码周期，从而达到优化冗余的效果；其次，Polar的译码的相关实现装置较少；基于FPGA的硬件实现能很大程度的Polar码的工程应用价值。因为相应模块的设计，即使译码方法相同，硬件实现后也可能表现出来不同的效果，加上Polar码的译码方法众多，最终所表现出来的效果参差不齐。基于SC译码算法进行判决改进以及硬件实现，在消耗硬件资源以及最高频率上有一定的优势，可以进一步扩展Polar码的应用。

技术实现思路

[0003]本专利技术为解决SC译码算法步骤冗余和Polar的译码的相关实现装置较少的问题，进而提出一种简化的SC译码算法。
[0004]本专利技术为解决上述问题采取的技术方案是：本专利技术的具体步骤如下：
[0005]步骤一、确定判决输入和信息比特合集A以及冻结比特合集A
c
；
[0006]其中和是蝶形运算n
‑
1阶段两个节点c和d的对数似然值；集合A表示的是信息比特集合，即要传输的信息比特，A
c
表示冻结比特集合，与信息比特集合相反，代表相应序号的子信道传输的比特是固定值，一般都取0且对于收发双方是已知的；
[0007]步骤二、判断是否满足和都是冻结比特；
[0008]步骤三、判断是否满足和都不是冻结比特；
[0009]步骤四、判断是否满足是冻结比特，不是冻结比特；
[0010]步骤五、判断是否满足是冻结比特，不是冻结比特；
[0011]步骤六、输出译码结果和并重复SC译码的迭代过程。
[0012]进一步的，步骤二中判断是否满足和都是冻结比特，即判断是否序号2i
‑
1和2i都包含于信息比特合集A，如果不满足，进行下一步；
[0013]如果满足，计算的取值大小。然后针对四个值的大小进行比较：
[0014]如果最大值是则译码结果为和
[0015]如果最大值是0，则译码结果为和
[0016]如果最大值是则译码结果为和
[0017]如果最大值是则译码结果为和
[0018]进一步的，步骤三中判断是否满足和都不是冻结比特，即判断是否序号2i
‑
1和2i都包含于冻结比特合集A
c
，如果不满足，进行下一步；如果满足，直接进行译码判决，判决结果为和
[0019]进一步的，步骤四中判断是否满足是冻结比特，不是冻结比特，即判断是否序号2i
‑
1包含于冻结比特合集A
c
且序号2i包含于信息比特合集A，如果不满足，进行下一步；
[0020]如果满足，先进行比特的译码判决，判决结果为
[0021]计算的取值大小，如果大于等于0，则译码判决相反，则判决
[0022]进一步的，步骤五中判断是否满足是冻结比特，不是冻结比特，即判断是否序号2i包含于冻结比特合集A
c
且序号2i
‑
1包含于信息比特合集A，如果不满足，进行下一步；
[0023]如果满足，先进行比特的译码判决，判决结果为
[0024]计算的取值大小，如果大于等于0，则译码判决相反，则判决
[0025]本专利技术的有益效果是：本专利技术基于Polar的SC译码进行了迭代过程的简化，主要体现在蝶形结构运算过程中最后一个阶段的简化运算，在简化的过程中，采用上下节点同时计算的方式，没有引入过多的实现复杂度，在误码率性能基本保持一致的情况下，能够减少Polar码的SC译码的译码周期，降低时延，更贴合现如今通信系统的高可靠和低时延特性。并且本专利技术进行了基于简化后SC译码算法的硬件实现，说明该简化算法的可实现性，且具体的硬件实现验证了在最高频率和资源利用率上的优势，可以提升Polar码在工业界应用能力，使其具有更大的竞争力和更广的适用范围，是具有现实意义和实际应用价值的。
附图说明
[0026]图1是Vivado仿真结果示意图；
[0027]图2是本专利技术的部分和更新仿真结果示意图；
[0028]图3是FPGA上板验证示意图；
[0029]图4是FPGA资源消耗示意图。
具体实施方式
[0030]具体实施方式一：结合图1至图4说明本实施方式，本实施方式所述一种简化的SC译码算法是通过如下步骤实现的：
[0031]步骤一、确定判决输入和信息比特合集A以及冻结比特合集A
c
；
[0032]其中和是蝶形运算n
‑
1阶段两个节点c和d的对数似然值；集合A表示的是信息比特集合，即要传输的信息比特，A
c
表示冻结比特集合，与信息比特集合相反，代表相应序号的子信道传输的比特是固定值，一般都取0且对于收发双方是已知的；
[0033]步骤二、判断是否满足和都是冻结比特；
[0034]步骤三、判断是否满足和都不是冻结比特；
[0035]步骤四、判断是否满足是冻结比特，不是冻结比特；
[0036]步骤五、判断是否满足是冻结比特，不是冻结比特；
[0037]步骤六、输出译码结果和并重复SC译码的迭代过程。
[0038]本实施方式中针对实际长度为N的Polar码，N需要是2的幂次，即满足N＝2
n
，其译码过程总共有n阶段；对于SC译码算法的改进体现在蝶形结构运算的最后一个阶段；假设此时鲽形结构最后一个阶段对应的比特序号为2i
‑
1和2i。
[0039]具体实施方式二：结合图1至图4说明本实施方式，本实施方式所述一种简化的SC译码算法的步骤二中判断是否满足和都是冻结比特，即判断是否序号2i
‑
1和2i都包含于信息比特合集A，如果不满足，进行下一步；
[0040]如果满足，计算的取值大小。然后针对四个值的大小进行比较：
[0041]如果最大值是则译码结果为和
[0042]如果最大值是0，则译码结果为和
[0043]如果最大值是则译码结果为和
[0044]如果最大值是则译码结果为和
[0045]具体实施方式三：结合图1至图4说明本实施方式，本实施方式所述一种简化的SC译码本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种简化的SC译码算法，其特征在于：所述一种简化的SC译码算法是通过如下步骤实现的：步骤一、确定判决输入和信息比特合集A以及冻结比特合集A
c
；其中和是蝶形运算n
‑
1阶段两个节点c和d的对数似然值；集合A表示的是信息比特集合，即要传输的信息比特，A
c
表示冻结比特集合，与信息比特集合相反，代表相应序号的子信道传输的比特是固定值，一般都取0且对于收发双方是已知的；步骤二、判断是否满足和都是冻结比特；步骤三、判断是否满足和都不是冻结比特；步骤四、判断是否满足是冻结比特，不是冻结比特；步骤五、判断是否满足是冻结比特，不是冻结比特；步骤六、输出译码结果和并重复SC译码的迭代过程。2.根据权利要求1所述的一种简化的SC译码算法，其特征在于：步骤二中判断是否满足和都是冻结比特，即判断是否序号2i
‑
1和2i都包含于信息比特合集A，如果不满足，进行下一步；如果满足，计算的取值大小。然后针对四个值的大小进行比较：如果最大值是则译码结果为和如果最大值是0，则译码结果为和如果最大值是则译码结果为和如果最大值是则...

【专利技术属性】
技术研发人员：柴源，吴宜航，韩帅，苏欣，张建辉，孟森，
申请(专利权)人：哈尔滨工业大学，
类型：发明
国别省市：