一种多晶SiC成型体及其制造方法技术

本发明专利技术旨在提供能够在被用作电极时实现均匀的等离子体蚀刻的多晶SiC成型体及其制造方法。多晶SiC成型体主面的Wa(0～10mm)为0.00～0.05μm以下，Wa(10～20mm)为0.13μm以下，Wa(20～30mm)为0.20μm以下。Wa(20～30mm)为0.20μm以下。

【技术实现步骤摘要】
【国外来华专利技术】一种多晶SiC成型体及其制造方法


[0001]本专利技术涉及多晶SiC成型体及其制造方法。

技术介绍

[0002]多晶SiC成型体在耐热性、耐腐蚀性和强度等各种特性方面表现优异，用于各种用途。例如，专利文献1(日本特开2001
‑
220237号公报)记载了将碳化硅(SiC)用作制造半导体装置时使用的等离子体蚀刻装置的电极等。
[0003]现有技术文献
[0004]专利文献
[0005]专利文献1：日本特开2001
‑
220237号公报。

技术实现思路

[0006]专利技术所要解决的课题
[0007]关于制造半导体装置所使用的半导体晶圆，晶圆的面积日趋增大，形成的电路的密度日趋增高。因此，对于在制造半导体装置时实施的等离子体蚀刻，也需要能够更加均匀地进行半导体晶圆的蚀刻的技术。
[0008]关于等离子体蚀刻时使用的电极，除了电阻率的均匀性(专利文献1)和热导率的均匀性以外，电极表面的平滑度也会影响等离子体蚀刻的均匀性。因此，本专利技术的课题在于提供能够在被用作电极时实现均匀的等离子体蚀刻的多晶SiC成型体及其制造方法。
[0009]解决课题的手段
[0010]本专利技术人发现，从多晶SiC成型体的主面的截面曲线中提取波纹度曲线，根据波纹度曲线中的特定波长分量求出算术平均波纹度，将该算术平均波纹度限制在特定范围内，由此能够解决上述课题。即，本专利技术提供以下事项。
[0011]本专利技术一实施方式是一种多晶SiC成型体，其具有相对的2个主面，其中，关于从所述主面的截面曲线中提取的、与规定波长范围对应的算术平均波纹度Wa，当所述波长范围为0～10mm时，所述Wa为0.05μm以下；当所述波长范围为10～20mm时，所述Wa为0.13μm以下；当所述波长范围为20～30mm时，所述Wa为0.20μm以下。
[0012]另外，本专利技术一实施方式是上述多晶SiC成型体的制造方法，所述方法包括：形成具有主面的多晶SiC膜的步骤；研磨所述多晶SiC膜的主面的步骤。其中，所述研磨步骤包括：通过第一研磨材料研磨所述主面的步骤；在通过所述第一研磨材料进行研磨的步骤之后，通过第二研磨材料研磨所述主面的步骤；在通过所述第二研磨材料进行研磨的步骤之后，通过第三研磨材料研磨所述主面的步骤。所述第一研磨材料的粒度比所述第二研磨材料粗，所述第二研磨材料的粒度比所述第三研磨材料粗。
[0013]专利技术效果
[0014]根据本专利技术，可以提供能够在被用作电极时实现均匀的等离子体蚀刻的多晶SiC成型体及其制造方法。
具体实施方式
[0015]下面对本专利技术的实施方式进行说明。
[0016](多晶SiC成型体)
[0017]本实施方式的多晶SiC成型体具有相对的2个主面。2个主面包括第一主面和第二主面。本申请说明书中，主面是指大致平面。关于从该主面的截面曲线中提取的、与规定波长范围对应的算术平均波纹度Wa，当波长范围为0～10mm时，Wa为0.05μm以下；当波长范围为10～20mm时，Wa为0.13μm以下；当波长范围为20～30mm时，Wa为0.20μm以下。
[0018]这里，“截面曲线”和“算术平均波纹度”的定义是以JIS B 0601为基准的。例如，从截面曲线中提取波长范围0～10mm时，将截面曲线频率扩展，将1
×
103/m以上的频率分量的振动传递率为50％的频率设定为临界值，导出算术平均波纹度。这时，频率扩展优选为利用傅里叶变换进行的扩展。
[0019]波长范围为0～10mm时的算术平均波纹度Wa[以下称为“Wa(0～10mm)”]是根据截面曲线中的空间频率为1(
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103/m)以上的分量求得的算术平均波纹度。
[0020]波长范围为10～20mm时的算术平均波纹度Wa[以下称为“Wa(10～20mm)”]是根据截面曲线中的空间频率为1/2～1(
×
103/m)的分量求得的算术平均波纹度。
[0021]波长范围为20～30mm时的算术平均波纹度Wa[以下称为“Wa(20～30mm)”]是根据截面曲线中的空间频率为1/3～1/2(
×
103/m)的分量求得的算术平均波纹度。
[0022]根据本实施方式，如上所述，通过将具有特定的Wa(0～10mm)、特定的Wa(10～20mm)和特定的Wa(20～30mm)的多晶SiC成型体用作电极，能够实现痕迹少且均匀的等离子体蚀刻。
[0023]另外，本实施方式的多晶SiC成型体具有平坦度高的主面。因此，本实施方式的多晶SiC成型体不仅可以用作等离子体蚀刻装置的电极，还可以适于要求平坦性的其他用途。例如，本实施方式的多晶SiC成型体有时会与单晶SiC基板贴合，用作单晶SiC基板的支撑基材。在这种用途中，要求多晶SiC成型体具有平坦的面。本实施方式的多晶SiC成型体具有平坦的主面。因此，也可以适于与单晶SiC基板贴合使用的用途。
[0024]优选地，多晶SiC成型体为圆盘形。即多晶SiC成型体的主面为圆形。更优选地，多晶SiC成型体为圆盘形的多晶SiC成型体，且多晶SiC成型体的主面直径为1.5～20英寸，进一步优选为6～18英寸。
[0025]优选地，多晶SiC成型体的厚度为0.1～4.0mm。
[0026](多晶SiC成型体的制造方法)
[0027]接着，对本实施方式的多晶SiC成型体的制造方法进行说明。
[0028]本实施方式的制造方法包括：形成具有主面的多晶SiC膜的步骤(步骤S1)，以及研磨所述多晶SiC膜的主面的步骤(步骤S2)。下面对各步骤进行详细说明。
[0029]步骤S1：多晶SiC膜的成膜
[0030]多晶SiC膜例如可以使用CVD法进行成膜。成膜条件没有特别限制，可以采用公知的条件(例如，日本特开2021
‑
54666号公报)。
[0031]例如，首先在CVD炉内，配置石墨基板等作为基材。
[0032]之后，将载气、作为SiC供给源的原料气体混合，根据需要再加入含氮气体，向CVD炉供给该混合气体。将基材表面温度设定为可从原料气体生成多晶SiC。由此，会在基材上
形成多晶SiC层。另外，在使用含氮气体的情况下，可以在多晶SiC层中掺入氮。
[0033]形成多晶SiC层之后，将得到的多晶SiC层从基材上分离。由此，可以得到具有2个主面(即第一主面和第二主面)的多晶SiC膜。
[0034]如上得到的多晶SiC膜优选具有0.050Ωcm以下的体积电阻率。具有这样的体积电阻率，在用作等离子体蚀刻用电极时，多晶SiC膜的体积电阻率可以使得有效释放掉静电，均匀地产生等离子体气体。另外，在用作等离子体蚀刻用电极的情况下，从保证高蚀刻率的观点考虑，多晶SiC膜的体积电阻率优选为0.030Ωcm以下，进一步优选为0.020Ωcm以下。
[0035]体积电阻率例如可以本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种多晶SiC成型体，具有相对的2个主面，其中，关于从所述主面的截面曲线中提取的、与规定波长范围对应的算术平均波纹度Wa，当所述波长范围为0～10mm时，所述Wa为0.05μm以下；当所述波长范围为10～20mm时，所述Wa为0.13μm以下；且，当所述波长范围为20～30mm时，所述Wa为0.20μm以下。2.根据权利要求1所述的多晶SiC成型体，其中，体积电阻率为0.050Ωcm以下。3.根据权利要求1所述的多晶SiC成型体，用作等离子体蚀刻装置中的电极。4.一种多晶SiC成型体的制造方法，所述多晶SiC成型体是根据权利要求1～3中任一项所述的多晶SiC成型体，所述方法包括：形成具有主面的多晶SiC膜的步骤；以及，研磨所述多晶SiC膜的主面的步骤，其中，所述研磨步骤包括：通过第一研磨材料研磨所述主面的步骤；在通过所述第一研磨材料进行研磨的步骤之后，通过第二研磨材料研磨所述主面的步骤；以及...

【专利技术属性】
技术研发人员：原田洋平，大石淳矢，
申请(专利权)人：东海炭素株式会社，
类型：发明
国别省市：