一种半导体器件及其制作方法、电子设备技术

本发明专利技术公开一种半导体器件及其制作方法、电子设备，涉及半导体制作技术领域，通过处理碳氮化硅层形成垂直接触孔，避免导电配线出现空隙或键孔现象，以提升半导体器件的工作性能。该半导体器件包括衬底；形成在所述衬底上的自下而上层叠设置的层间介质层和碳氮化硅层；所述碳氮化硅层和所述层间介质层中形成有连通的接触孔，所述接触孔的侧壁垂直于所述衬底；以及形成在所述接触孔内的导电配线。本发明专利技术还提供一种半导体器件的制作方法。该半导体器件应用在电子设备中。器件应用在电子设备中。器件应用在电子设备中。

【技术实现步骤摘要】
一种半导体器件及其制作方法、电子设备


[0001]本专利技术涉及半导体制作
，特别是涉及一种半导体器件及其制作 方法、电子设备。

技术介绍

[0002]半导体器件是导电性介于良导电体与绝缘体之间，利用半导体材料特殊 电特性来完成特定功能的电子器件，可用来产生、控制、接收、变换、放大 信号和进行能量转换。
[0003]在现有存储器的制作过程中，需要在已经形成单元区域和核心区域的衬 底上形成平坦化层，然后在平坦化层上形成高应力介质膜，利用高应力介质 膜平衡衬底的应力以改善衬底的翘曲。为了引出衬底内的信号，需要刻蚀形 成贯穿高应力介质膜和平坦化层的接触孔，并在其中填充如铜、铝或钨等导 电材料，形成引出衬底内信号的导电配线。在这个过程中，虽然高应力介质 膜可以降低刻蚀工艺对在衬底上已形成结构的影响，但是，对应高应力介质 膜部分的接触孔的形貌不佳，使得形成的金属配线容易出现空隙或键孔现象， 导致存储器的性能降低。

技术实现思路

[0004]本专利技术的目的在于提供一种半导体器件及其制作方法、电子设备，通过 处理碳氮化硅层形成垂直接触孔，避免导电配线出现空隙或键孔现象，以提 升半导体器件的工作性能。
[0005]为了实现上述目的，本专利技术提供一种半导体器件，包括：衬底；形成在 所述衬底上的自下而上层叠设置的层间介质层和碳氮化硅层。所述碳氮化硅 层和所述层间介质层中形成有连通的接触孔，所述接触孔的侧壁垂直于衬底。 以及形成在所述接触孔内的导电配线。
[0006]与现有技术相比，本专利技术提供的半导体器件，包括有形成在衬底上的层 间介质层和碳氮化硅层，由于碳氮化硅层的刻蚀速率相对较高，故在碳氮化 硅层中形成接触孔时，可以得到垂直接触孔，与现有技术中形成的内侧壁呈 倾斜状态相比，可以避免形成在接触孔内的导线配线出现空隙或键孔现象。
[0007]本专利技术还提供一种半导体器件的制作方法，包括：
[0008]提供一衬底。在衬底上依次形成层间介质层和碳氮化硅层。对碳氮化硅 层和层间介质层进行刻蚀，形成贯穿碳氮化硅层和层间介质层的接触孔，接 触孔的侧壁垂直于衬底；在接触孔内形成导电配线。
[0009]与现有技术相比，本专利技术提供的半导体器件的制作方法的有益效果上述 技术方案的半导体器件的有益效果相同，在此不做赘述。
[0010]本专利技术还提供一种电子设备，包括本专利技术提供的半导体器件。
[0011]与现有技术相比，本专利技术提供的电子设备的有益效果与上述技术方案的 半导体器件的有益效果相同，在此不做赘述。
附图说明
[0012]此处所说明的附图用来提供对本专利技术的进一步理解，构成本专利技术的一部 分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的 不当限定。在附图中：
[0013]图1是现有半导体器件的结构示意图；
[0014]图2是现有半导体器件中接触孔的结构示意图；
[0015]图3是现有半导体器件中在接触孔内形成导电配线后的结构示意图；
[0016]图4是本专利技术实施例提供的半导体器件的结构示意图；
[0017]图5是本专利技术实施例提供的半导体器件中接触孔的结构示意图；
[0018]图6是本专利技术实施例提供的半导体器件中在接触孔内形成导电配线后的 结构示意图。
[0019]其中：10.衬底，11.单元区域，12.核心区域，13.底部介质层，14. 顶部介质层，15.接触孔，16.导电配线；
[0020]20.衬底，21.单元区域，22.核心区域，23.碳氮化硅层，24.接触 孔，25.导电配线，26.层间介质层。
具体实施方式
[0021]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行 清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而 不是全部的实施例。
[0022]在附图中示出本专利技术实施例的各种示意图，这些图并非按比例绘制。其 中，为了清楚明白的目的，放大了某些细节，并且可能省略了某些细节。图 中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示 例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术 人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0023]以下，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示 或暗示相对重要性或隐含指明所指示的技术特征的数量。由此，限定有“第 一”、“第二”等的特征可以明示或者隐含地包括一个或更多个该特征。在 本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
[0024]此外，本专利技术中，“上”、“下”等方位术语是相对于附图中的部件示 意置放的方位来定义，应当能理解到，这些方向性术语是相对概念，它们用 于相对的描述和澄清，其可以根据附图中部件所放置的方位变化而相应地发 生变化。
[0025]在本专利技术中，除非另有明确的规定和限定，术语“连接”应做广义理解， 例如，“连接”可以是固定连接，也可以是可拆卸连接，或成一体；可以是 直接相连，也可以是通过中间媒介间接相连。
[0026]图1示出的是现有半导体器件的结构示意图。如图1所示，在现有存储 器的制作过程中，在衬底10上形成单元区域11和核心区域12后，需要在衬 底10上继续形成能够覆盖单元区域11和核心区域12的低应力的底部介质层 13，底部介质层13的厚度可以是1至3微米，例如可以是1微米、2微米、3 微米。可以以正正硅酸乙酯(TEOS)为原料，采用等离子体增强化学的气相 沉积法(Plasma Enhanced Chemical Vapor Deposition，缩写为PECVD)在 衬底10上形成膜质均匀的二氧化硅底部介质层13。形成之后进行平坦化处理， 以利用底部介
质层13实现单元区域11和核心区域12的平坦化。
[0027]为了平衡衬底10的应力以避免衬底10发生翘曲，需要在底部介质层13 上继续形成高应力的顶部介质层14，高应力的顶部介质层14也可以是二氧化 硅。由于顶部介质层14应力比较高，当采用刻蚀工艺处理顶部介质层14和 底部介质层13以形成接触孔15时，高应力的顶部介质层14能够防御已形成 在衬底10上的单元区域11和核心区域12的器件不受影响。
[0028]具体参见图1和图2，对上述半导体器件的结构进行分析发现，当采用刻 蚀工艺处理顶部介质层14和底部介质层13以形成接触孔15时，在相同的刻 蚀条件下，高应力的顶部介质层14和低应力的底部介质层13的刻蚀速率不 同，会导致顶部介质层14对应的接触孔15的内侧壁呈倾斜状态，或者是接 触孔15的顶部的直径较底部的直径小。而且在刻蚀过程中，高应力的顶部介 质层14会释放应力，也会影响其对应部分的接触孔15的形貌。
[0029]具体参见图3，当在具有上述特点的接触孔15内填充如金、铝、铜或钨 等金属材料以形成导电配线16时，由于在接触孔15上部的倾斜的内侧壁上 会出现空隙或键孔现象。或者由于本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：衬底；形成在所述衬底上的自下而上层叠设置的层间介质层和碳氮化硅层；所述碳氮化硅层和所述层间介质层中形成有连通的接触孔，所述接触孔为垂直接触孔；以及形成在所述接触孔内的导电配线。2.根据权利要求1所述的半导体器件，其特征在于，所述碳氮化硅层含有的碳氮化硅材料化学表达式为SixCyNz，其中，0.1≤x≤0.15，0.15≤y≤0.2，0.65≤z≤0.75。3.根据权利要求1所述的半导体器件，其特征在于，所述碳氮化硅层的厚度为1000至5000。4.根据权利要求1所述的半导体器件，其特征在于，所述碳氮化硅层的应力为
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1.0
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109Dyne/cm2至1.0
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109Dyne/cm2。5.根据权利要求1至4任一项所述的半导体器件，其特征在于，所述层间介质层为氧化物层；和/或，所述层间介质层的层数大于或等于一层...

【专利技术属性】
技术研发人员：徐康元，王桂磊，孔真真，白国斌，刘金彪，
申请(专利权)人：真芯北京半导体有限责任公司，
类型：发明
国别省市：