一种使用等离子体处理凹槽栅的MIS结构增强型GaNp沟道器件及其制备制造技术

本发明专利技术涉及一种使用等离子体处理凹槽栅的MIS结构增强型GaN p沟道器件及其制备，该沟道器件包括衬底、设置于衬底上的外延结构层，以及与所述外延结构层配合的源极、漏极、栅极与薄膜介质层，所述外延结构层包括依次设置于衬底上的第一半导体层和第二半导体层，所述第一半导体层与第二半导体层配合形成异质结，在第二半导体层上还刻蚀有栅凹槽结构，且所述栅凹槽结构底部区域还形成有介于薄膜介质层与第二半导体层之间的高阻材料层。与现有技术相比，本发明专利技术提供的方法能够有效减小干法刻蚀对所述第二半导体层带来的刻蚀损伤，制备工艺简单，耗时短，且制成的凹槽栅MIS结构增强型GaN p沟道器件关态漏电小、开关比大、阈值电压增强型效果明显。型效果明显。型效果明显。

【技术实现步骤摘要】
一种使用等离子体处理凹槽栅的MIS结构增强型GaN p沟道器件及其制备


[0001]本专利技术属于GaN p沟道器件
，涉及一种使用等离子体处理凹槽栅的MIS结构增强型GaN p沟道器件及其制备。

技术介绍

[0002]第三代宽禁带半导体材料和器件的发展促进了功率集成电路整体性能的提升。由于GaN材料和AlGaN/GaN异质结结构的优异特性，AlGaN/GaN高电子迁移率晶体管(HEMT)已经开始作为主要开关器件被广泛应用于各类高频、高效功率器件中。基于GaN器件的应用导向型集成技术的市场价值正在逐渐扩大,为了更好地发挥GaN基功率集成电路的性能优势，需要尽可能提高开关器件、控制电路和无源器件间的集成度。将控制、监测和保护等电路单片集成可显著提升GaN集成电路的多功能性与集成度。
[0003]全GaN集成功率IC具有低寄生参数、高功率密度、高工作频率等优点，各种丰富的GaN基功能子电路的实现促进了全GaN单片集成功率IC的发展，现有研究的报道成果也证明了全GaN单片集成功率IC在高频功率变换领域中的优势。然而由于传统GaN HEMT主要为n沟道器件，所以大部分GaN基集成电路均采用NMOS逻辑，NMOS逻辑与CMOS逻辑相比仍然存在一定的功耗损失，因此若要进一步提高全GaN集成电路整体性能，除了改进工艺和电路拓扑结构外，另一个直接的方法则是采用CMOS逻辑。但GaN p沟道FET的性能与n沟道HEMT相差较大，难以匹配，若直接采用CMOS逻辑反而会拉低整个电路的性能，限制GaN基CMOS逻辑集成电路发展的最大障碍就是GaN p沟道器件的性能提升。因此对GaN p沟道FET器件结构的改进及工艺水平的提升将是促进全GaN单片集成电路的发展和革新的方向之一。
[0004]GaN基HFET器件大功率应用的最大挑战之一是其“normally
‑
on”特性。对于传统的GaN p沟道器件，由于自发极化和压电极化效应在异质结界面处产生大量的二维空穴气(2DHG)，且在零偏压下沟道中仍然存在二位电子气。当栅源电压V
GS
＝0V时，沟道中仍有电流通过，需要在栅极施加负偏压耗尽栅极下的二维空穴气，将器件置于关断状态。这在应用中无疑会增价电路设计的复杂度，同时会使功耗大大增加，因此设计一种在栅源零偏压下处于关断状态的增强型(E
‑
Mode)GaN p沟道器件对于推进在功率领域的应用将至关重要。

技术实现思路

[0005]本专利技术的目的就是为了提供一种使用等离子体处理凹槽栅的MIS结构增强型GaN p沟道器件及其制备，以提升器件的饱和电流密度，降低器件的关态漏电等。
[0006]本专利技术的目的可以通过以下技术方案来实现：
[0007]本专利技术的技术方案之一提供了一种使用等离子体处理凹槽栅的MIS结构增强型GaN p沟道器件，包括衬底、设置于衬底上的外延结构层，以及与所述外延结构层配合的源极、漏极、栅极与薄膜介质层，所述外延结构层包括依次设置于衬底上的第一半导体层和第二半导体层，所述第一半导体层与第二半导体层配合形成异质结，在第二半导体层上还刻
蚀有栅凹槽结构，且所述栅凹槽结构底部区域还形成有介于薄膜介质层与第二半导体层之间的高阻材料层。
[0008]进一步的，所述第一半导体层为势垒层，优选的，其材质可以为AlGaN或其它
Ⅲ‑Ⅴ
族化合物。
[0009]进一步的，所述第二半导体层为沟道层，优选的，其材质可以为p
‑
GaN或其它p型
Ⅲ‑Ⅴ
族化合物。
[0010]进一步的，所述薄膜介质层为绝缘材料层，例如氧化物(氧化硅、氧化铝等)或氮化物(氮化硅、氮化铝)等。
[0011]进一步的，所述薄膜介质层的厚度为5
‑
30nm。优选可采用物理气相沉积(如原子层沉积)或化学气相沉积(如MOCVD、PECVD)等方式在所述第二半导体层表面形成所述介质层。
[0012]进一步的，所述高阻材料层通过以下过程获得：
[0013]采用等离子体对第二半导体层的栅凹槽结构底部区域进行处理，再进行退火处理，从而将所述第二半导体层上的栅凹槽底部区域的半导体材料转化为高阻材料层。
[0014]更进一步的，所述等离子体包括氢等离子体、氮等离子体或氧等离子体，所述等离子体的功率为2W
‑
100W，处理时间为2min
‑
10min。
[0015]更进一步的，退火处理的温度为300
‑
500℃，时间为5
‑
30min。
[0016]本专利技术的技术方案之二提供了一种使用等离子体处理凹槽栅的MIS结构增强型GaN p沟道器件的制备方法，包括以下步骤：
[0017](1)提供衬底，并在衬底上依次外延生长有第一半导体层和第二半导体层；
[0018](2)在第二半导体层上采用干法刻蚀栅凹槽结构后，再采用等离子体对栅凹槽结构的底部区域进行处理，以将所述第二半导体层的栅凹槽底部区域内一定深度的半导体材料转化为高阻材料层；
[0019](3)在第二半导体层上沉积生长有源极与漏极，接着，继续在第二半导体层上设置薄膜介质层，使得薄膜介质层至少覆盖栅凹槽结构的底部和侧部、栅极与漏极之间、栅极与源极之间的区域；
[0020](4)然后再薄膜介质层上制作栅极，最后将薄膜介质层上的源极与漏极区域开窗口，使得源极与漏极露出，即完成。
[0021]进一步的，步骤(2)中，栅凹槽结构采用电感耦合式等离子刻蚀得到。
[0022]进一步的，步骤(2)中，所述薄膜介质层采用物理气相沉积或化学气相沉积方法形成。
[0023]与现有技术相比，本专利技术具有以下优点：
[0024](1)通过等离子体处理栅下凹槽的底部区域将一定厚度的沟道层转化为高阻材料，耗尽了一部分栅下二维空穴气沟道，实现了增强型，同时避免了干法刻蚀给器件有源区引入缺陷，这些缺陷往往是施主能级，会降低沟道的空穴密度。
[0025](2)制成的凹槽栅MIS结构增强型GaN p沟道器件关态漏电小、开关比大、阈值电压增强型效果明显。
附图说明
[0026]图1为本专利技术的MIS结构增强型GaN p沟道器件的结构示意图；
[0027]图2(a)～图2(f)为MIS结构增强型GaN p沟道器件的制备流程示意图；
[0028]图3为器件的线性坐标转移特性图，其中，(a)为器件A，(b)为器件B；
[0029]图4为半对数坐标下器件的转移特性，其中，(a)为器件A，(b)为器件B；
[0030]图5为器件的输出特性，其中，(a)为器件A，(b)为器件B；
[0031]图中标记说明：
[0032]101为衬底，102为AlGaN势垒层，103为p
‑
GaN沟道层，104为薄膜介质层，105为高阻GaN层。
具体实施方式
[0033]下本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种使用等离子体处理凹槽栅的MIS结构增强型GaNp沟道器件，其特征在于，包括衬底、设置于衬底上的外延结构层，以及与所述外延结构层配合的源极、漏极、栅极与薄膜介质层，所述外延结构层包括依次设置于衬底上的第一半导体层和第二半导体层，所述第一半导体层与第二半导体层配合形成异质结，在第二半导体层上还刻蚀有栅凹槽结构，且所述栅凹槽结构底部区域还形成有介于薄膜介质层与第二半导体层之间的高阻材料层。2.根据权利要求1所述的一种使用等离子体处理凹槽栅的MIS结构增强型GaNp沟道器件，其特征在于，所述第一半导体层为势垒层，其材质为AlGaN或其它
Ⅲ‑Ⅴ
族化合物。3.根据权利要求1所述的一种使用等离子体处理凹槽栅的MIS结构增强型GaNp沟道器件，其特征在于，所述第二半导体层为沟道层，其材质为p
‑
GaN或其它p型
Ⅲ‑Ⅴ
族化合物。4.根据权利要求1所述的一种使用等离子体处理凹槽栅的MIS结构增强型GaNp沟道器件，其特征在于，所述薄膜介质层为绝缘材料层。5.根据权利要求1所述的一种使用等离子体处理凹槽栅的MIS结构增强型GaNp沟道器件，其特征在于，所述薄膜介质层的厚度为5
‑
30nm。6.根据权利要求1所述的一种使用等离子体处理凹槽栅的MIS结构增强型GaNp沟道器件，其特征在于，所述高阻材料层通过以下过程获得：采用等离子体对第二半导体层的栅凹槽结构底部区域进行处理，再进行退火处理，从而将所述第二半导体层上的栅凹槽底部区域的半导体材料转化为高阻材料层。7...

【专利技术属性】
技术研发人员：高啸天，张继军，梁小燕，
申请(专利权)人：上海大学，
类型：发明
国别省市：