一种芯片的时钟树结构制造技术

本实用新型专利技术公开一种芯片的时钟树结构，包括：位于芯片中心区域的主时钟源和分布在所述主时钟源四周的四个网格；每个网格包括多个分区；每个分区包括多个输入时钟节点；所述主时钟源通过主干时钟树连接至每个分区的多个输入时钟节点以提供时钟信号给所述输入时钟节点，所述主时钟源到每个输入时钟节点的路径延时相等或近似相等；每个分区部署多棵分支时钟树，所述分支时钟树的根节点为所述输入时钟节点且均匀挂载多个寄存器。本实用新型专利技术的技术方案能够在减少时钟信号的延时和偏差的同时合理布局布线，提高芯片时序性能，减小功耗和成本。本。本。

【技术实现步骤摘要】
一种芯片的时钟树结构


[0001]本技术涉及但不限于集成电路
，尤其涉及一种芯片的时钟树结构。

技术介绍

[0002]随着芯片工艺节点不断发展，芯片上集成的晶体管的数量越来越多，面积也越来越大。对于规模和尺寸较大的芯片，其晶体管数量达到数亿个，芯片规模和尺寸过大导致的时钟延迟和偏差势必会导致时序性能很难满足设计要求，并且大规模芯片所产生的功耗巨大。
[0003]芯片的主时钟通常只有一个，由于主时钟到不同寄存器的路径远近差距很大，在路径较远的情况下，如果做主时钟的时钟树，其时钟的延迟会很大，延迟越大，路径产生的时序偏差也越大，想做到芯片上不同位置的寄存器的时钟树平衡难度也越高。对于高频时钟，其寄存器的建立时间就很难收敛，时序收敛困难也就会导致时序性能不达标，功耗增加等一系列的设计问题。

技术实现思路

[0004]本技术提供了一种芯片的时钟树结构，包括：位于芯片中心区域的主时钟源和分布在所述主时钟源四周的四个网格；每个网格包括多个分区；每个分区包括多个输入时钟节点；
[0005]所述主时钟源通过主干时钟树连接至每个本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片的时钟树结构，包括：位于芯片中心区域的主时钟源和分布在所述主时钟源四周的四个网格；每个网格包括多个分区；每个分区包括多个输入时钟节点；所述主时钟源通过主干时钟树连接至每个分区的多个输入时钟节点以提供时钟信号给所述输入时钟节点，所述主时钟源到每个输入时钟节点的路径延时相等或近似相等；每个分区部署多棵分支时钟树，所述分支时钟树的根节点为所述输入时钟节点且均匀挂载多个寄存器。2.根据权利要求1所述的时钟树结构，其特征在于：所述主干时钟树为H型分布的时钟树；所述分支时钟树为通过时钟树综合方式CTS得到的时钟树。3.根据权利要求1或2所述的时钟树结构，其特征在于：所述主干时钟树设置高层金属层走线以减小延迟和偏差，所述分支时钟树设置在低层金属层走线以减小功耗和节省芯片面积；所述高层金属层的线宽和金属厚度大于所述低层金属层的线宽和金属厚度，所述高层金属层的单位电阻电容值低于所述低层金属层的单位电阻电容值。4.根据权利要求1或2所述的时钟树结构，其特征在于：所述主干时钟树包括多个第一驱动单元，...

【专利技术属性】
技术研发人员：汪福全，刘明，
申请(专利权)人：声龙新加坡私人有限公司，
类型：新型
国别省市：