解决VCO电容开关过压的方法、电路、锁相环及芯片技术

本发明专利技术公开了一种解决VCO电容开关过压的方法、电路、锁相环及芯片，其中VCO即压控振荡器被配置为LC压控振荡器，LC压控振荡器包括电容开关，电容开关包括第一MOS管、第一电容和第二电容，第一MOS管的源极连接第一电容，漏极连接第二电容，栅极连接第一控制电压P

【技术实现步骤摘要】
解决VCO电容开关过压的方法、电路、锁相环及芯片


[0001]本专利技术涉及时钟芯片设计
，尤其涉及一种解决VCO电容开关过压的方法、电路、锁相环及芯片。

技术介绍

[0002]在时钟芯片设计中，特别是高性能PLL(Phase Locked Loop，锁相环)设计中，会用到噪声性能好的LC振荡器。LC振荡器的噪声性能影响PLL的噪声，而LC振荡器的VAR(Volt Ampere Relation，伏安特性)器件容易受噪声扰动，导致VCO(Voltage
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Controlled Oscillator，压控振荡器)的压控增益不能做太高，压控增益太小又覆盖不了频率变化范围。此时需要用到可配置的电容开关阵列来扩宽频率覆盖范围，并需要考虑电容开关的过压问题，特别是当VCO输出摆幅达到2倍VDD时，会对器件的可靠性带来很大的风险。

技术实现思路

[0003]为了解决上述问题，本专利技术提出一种解决VCO电容开关过压的方法、电路、锁相环及芯片，可有效解决电容开关关断时器件过压的问题。
[0004]本专利技术采用的技术方案如下：
[0005]一种解决VCO电容开关过压的方法，所述VCO即压控振荡器被配置为LC压控振荡器，所述LC压控振荡器包括电容开关，所述电容开关包括第一MOS管、第一电容和第二电容，所述第一MOS管的源极连接第一电容，漏极连接第二电容，栅极连接第一控制电压P
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Bank；所述解决VCO电容开关过压的方法包括：在所述第一电容和第二电容之间增设第二MOS管，所述第二MOS管的漏极连接第二电容，栅极连接第一控制电压P
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Bank，源极连接第一MOS管的漏极和工作电压VDD，使所述第一MOS管和第二MOS管的栅极至源极和漏极的电压差不超过工作电压VDD，即不过压。
[0006]一种解决VCO电容开关过压的电路，所述VCO即压控振荡器被配置为LC压控振荡器，所述LC压控振荡器包括电容开关，所述电容开关包括第一MOS管、第二MOS管、第一电容和第二电容，所述第一MOS管的源极连接第一电容，所述第二MOS管的漏极连接第二电容，所述第一MOS管和第二MOS管的栅极均连接第一控制电压P
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Bank，所述第一MOS管的漏极和第二MOS管的源极均连接工作电压VDD，使所述第一MOS管和第二MOS管的栅极至源极和漏极的电压差不超过工作电压VDD，即不过压。
[0007]进一步地，所述LC压控振荡器还包括电感、第三可变电容、第四可变电容、第三MOS管、第四MOS管和第五MOS管，所述电感的第一端连接工作电压VDD，所述电感的第二端连接第一电容的第一端、第三可变电容的第一端、第三MOS管的漏极和第四MOS管的栅极，所述电感的第三端连接第二电容的第二端、第四可变电容的第二端、第三MOS管的栅极和第四MOS管的漏极；所述第三可变电容的第二端和第四可变电容的第一端连接第二控制电压V
ctrl
；所述第五MOS管的漏极连接第三MOS管和第四MOS管的源极，所述第五MOS管的源极接地。
[0008]一种高性能锁相环，包括所述解决VCO电容开关过压的电路。
[0009]一种时钟芯片，包括所述高性能锁相环。
[0010]一种解决VCO电容开关过压的方法，所述VCO即压控振荡器被配置为LC压控振荡器，所述LC压控振荡器包括电容开关，所述电容开关包括第一MOS管、第一电容和第二电容，所述第一MOS管的源极连接第一电容，漏极连接第二电容，栅极连接第一控制电压P
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Bank；所述解决VCO电容开关过压的方法包括：将所述第一MOS管替换为I/O器件，并将第一控制电压P
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Bank通过电平转换模块升压至I/O器件工作电压，从而降低阻抗且不过压。
[0011]一种解决VCO电容开关过压的电路，所述VCO即压控振荡器被配置为LC压控振荡器，所述LC压控振荡器包括电容开关，所述电容开关包括I/O器件、第一电容和第二电容，所述第一电容、I/O器件和第二电容依次连接，第一控制电压P
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Bank通过电平转换模块升压后输入I/O器件，从而降低阻抗且不过压。
[0012]进一步地，所述LC压控振荡器还包括电感、第三可变电容、第四可变电容、第三MOS管、第四MOS管和第五MOS管，所述电感的第一端连接工作电压VDD，所述电感的第二端连接第一电容的第一端、第三可变电容的第一端、第三MOS管的漏极和第四MOS管的栅极，所述电感的第三端连接第二电容的第二端、第四可变电容的第二端、第三MOS管的栅极和第四MOS管的漏极；所述第三可变电容的第二端和第四可变电容的第一端连接第二控制电压V
ctrl
；所述第五MOS管的漏极连接第三MOS管和第四MOS管的源极，所述第五MOS管的源极接地。
[0013]一种高性能锁相环，包括所述解决VCO电容开关过压的电路。
[0014]一种时钟芯片，包括所述高性能锁相环。
[0015]本专利技术的有益效果在于：
[0016](1)本专利技术通过两个开关中间点给VDD共模电压的方法，可有效解决电容阵列关断时器件过压的问题。
[0017](2)本专利技术通过使用I/O器件作为电容阵列的开关控制，也可有效解决电容阵列关断时器件过压的问题；控制信号经过电平转换模块升压后作为电容阵列开关的控制电压，有效减小了电容通路的阻抗，避免影响谐振腔的Q值。
附图说明
[0018]图1典型的LC振荡器原理图。
[0019]图2电流受限区域和电压受限区域示意图。
[0020]图3输出摆幅等效到MOS管M1的一端示意图。
[0021]图4本专利技术实施例1的电容开关原理图。
[0022]图5本专利技术实施例1的LC压控振荡器原理图。
具体实施方式
[0023]为了对本专利技术的技术特征、目的和效果有更加清楚的理解，现说明本专利技术的具体实施方式。应当理解，此处所描述的具体实施例仅用以解释本专利技术，并不用于限定本专利技术，即所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0024]如图1所示为VCO振荡时电容开关两端的波形，图中VCO两端的摆幅在工作电压VDD
上下波动，由于LC振荡器的噪声性能和输出的摆幅成正比，为了追求好的性能，摆幅最大可到2倍工作电压VDD。
[0025]如图2所示，当尾电流从零逐渐增加时，谐振幅度主要由尾电流和等效跨导确定，该区域称为电流受限区。当尾电流增加到使谐振幅度接近2倍工作电压VDD时，MOS管将大部分时间工作在其线性区，该区域被称为电压受限区。一般将VCO工作在电流受限区和电压受限区之间。
[0026]图1中，当作为开关的MOS管M1为“ON”状态时，整个开关电容阵列的品质因数有最小值：
[0027][0028]其中ω0表本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种解决VCO电容开关过压的方法，其特征在于，所述VCO即压控振荡器被配置为LC压控振荡器，所述LC压控振荡器包括电容开关，所述电容开关包括第一MOS管(M1)、第一电容(C1)和第二电容(C2)，所述第一MOS管(M1)的源极连接第一电容(C1)，漏极连接第二电容(C2)，栅极连接第一控制电压P
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Bank；所述解决VCO电容开关过压的方法包括：在所述第一电容(C1)和第二电容(C2)之间增设第二MOS管(M2)，所述第二MOS管(M2)的漏极连接第二电容(C2)，栅极连接第一控制电压P
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Bank，源极连接第一MOS管(M1)的漏极和工作电压VDD，使所述第一MOS管(M1)和第二MOS管(M2)的栅极至源极和漏极的电压差不超过工作电压VDD，即不过压。2.一种解决VCO电容开关过压的电路，其特征在于，所述VCO即压控振荡器被配置为LC压控振荡器，所述LC压控振荡器包括电容开关，所述电容开关包括第一MOS管(M1)、第二MOS管(M2)、第一电容(C1)和第二电容(C2)，所述第一MOS管(M1)的源极连接第一电容(C1)，所述第二MOS管(M2)的漏极连接第二电容(C2)，所述第一MOS管(M1)和第二MOS管(M2)的栅极均连接第一控制电压P
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Bank，所述第一MOS管(M1)的漏极和第二MOS管(M2)的源极均连接工作电压VDD，使所述第一MOS管(M1)和第二MOS管(M2)的栅极至源极和漏极的电压差不超过工作电压VDD，即不过压。3.根据权利要求2所述的解决VCO电容开关过压的电路，其特征在于，所述LC压控振荡器还包括电感(L)、第三可变电容(C3)、第四可变电容(C4)、第三MOS管(M3)、第四MOS管(M4)和第五MOS管(M5)，所述电感(L)的第一端连接工作电压VDD，所述电感(L)的第二端连接第一电容(C1)的第一端、第三可变电容(C3)的第一端、第三MOS管(M3)的漏极和第四MOS管(M4)的栅极，所述电感(L)的第三端连接第二电容(C2)的第二端、第四可变电容(C4)的第二端、第三MOS管(M3)的栅极和第四MOS管(M4)的漏极；所述第三可变电容(C3)的第二端和第四可变电容(C4)的第一端连接第二控制电压V
ctrl
；所述第五MOS管(M5)的漏极连接第三MOS管(M3)和第四MOS管(...

【专利技术属性】
技术研发人员：郭涛，
申请(专利权)人：成都电科星拓科技有限公司，
类型：发明
国别省市：