一种低功耗eFlash的读取加速系统技术方案

本发明专利技术涉及一种低功耗eFlash的读取加速系统，属于存储器控制领域，解决了现有技术中预取寄存器中数据命中率低，预取操作加速效果差，会引入额外功耗的问题。该系统包括：AHB总线接口模块，用于接收请求地址并发送至预取控制模块和cache模块；预取控制模块，包括buffer模块，buffer模块和cache模块同时根据请求地址判断是否有相匹配的指令；当buffer模块和cache模块中的指令均与请求地址不匹配，AHB总线接口模块向预取控制模块发送指令缺失信号，预取控制模块输出更新后的预取行数，并根据预取行数从eFlash存储器获取指令，将请求地址对应的指令发送至CPU并存入Cache模块，同时将请求地址后的预取行数的指令存入buffer模块。实现了预取加速，能动态调整预取长度，降低功耗。降低功耗。降低功耗。

【技术实现步骤摘要】
一种低功耗eFlash的读取加速系统


[0001]本专利技术涉及存储器控制
，尤其涉及一种低功耗eFlash的读取加速系统。

技术介绍

[0002]eFlash作为芯片的程序存储器与数据存储器，其读取速度是影响整体性能的关键，以微控制器(Microcontroller Unit；MCU)为例，目前高性能MCU的工作频率可达数百兆赫兹，远高于主流eFlash几十兆赫兹的读取速度，低速的eFlash读取速度影响了CPU取指令的速度，制约着CPU的性能。
[0003]根据软件程序存在空间局部性与时间局部性,解决eFlash加速问题的普遍做法是添加预取模块与高速缓冲存储器(Cache)，并选用高位宽的eFlash。其中预取操作为在CPU发出读取指令的命令时，读取当前指令并将该指令的下一个连续存放的指令行读取到预取寄存器内，后续CPU访问到被预取的指令时可直接从预取寄存器读取指令，没有访问延时；高速缓冲存储器用来解决跳转指令的缺失问题，上述的顺序预取仅在程序的空间局部性较好时有较高的命中率，当出现跳转指令时无法准确预取到跳转指令，此时将跳转本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种低功耗eFlash的读取加速系统，其特征在于，该加速系统包括：AHB总线接口模块、预取控制模块、cache模块和eFlash存储器；所述AHB总线接口模块，用于接收外部CPU的请求地址并发送至预取控制模块和cache模块；所述预取控制模块，包括buffer模块，buffer模块和cache模块根据请求地址判断各自存储的指令中是否有与请求地址相匹配的指令，若有，则将该指令通过AHB总线接口模块传送至CPU；当buffer模块和cache模块中的指令均与请求地址不匹配，AHB总线接口模块向预取控制模块发送指令缺失信号，预取控制模块根据请求地址和buffer模块中指令对应的地址输出更新后的预取行数，并根据预取行数从eFlash存储器获取请求地址及其后的预取行数的指令，并将请求地址对应的指令通过AHB接口模块发送至CPU，并存储在Cache模块中，同时将请求地址后的预取行数的指令存储至buffer模块。2.根据权利要求1所述的一种低功耗eFlash的读取加速系统，其特征在于，所述预取控制模块还包括：预取控制逻辑和自适应预取控制模块；所述预取控制逻辑，与AHB总线接口模块连接，用于向AHB总线接口模块发送信息或接收AHB总线接口模块发送的信息；所述自适应预取控制模块，用于计算请求地址与buffer模块中指令对应的地址的最小差值，并基于所述最小差值和自适应预取控制模块的当前预取行数输出更新后的预取行数。3.根据权利要求2所述的一种低功耗eFlash的读取加速系统，其特征在于，所述自适应预取控制模块采用状态机的方式输出预取行数，具体为：当前预取行数为1行时，当地址最小差值小于等于4时，更新后的预取行数为2行，当地址最小差值大于4时，更新后的预取行数保持不变；当前预取行数为2行时，当地址最小差值小于等于8时，更新后的预取行数为4行，当地址最小差值大于8时，更新后的预取行数为1行；当前预取行数为4行时，更新后的预取行数转换为2行。4.根据权利要求3所述的一种低功耗eFlash的读取加速系统，其特征在于，所述自适应预取控制模块的预取行数为1行、2行和4行。5.根据权利要求4所述的一种低功耗eFlash的读取加速系统，其特征在于，所述计算请求地址与buffer模块中指令对应的地址的最小差值具体为：计算请求地址中的tag部分与buffer模块中指令对应的地址中的tag部分的最小差值。6.根...

【专利技术属性】
技术研发人员：姜良超，彭崇梅，郗盛凯，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：