半导体装置制造方法及图纸

本发明专利技术提供一种半导体装置，其具有：ESD保护电路，具备设置在信号端子和接地线之间的第一N沟道MOS晶体管；及控制电路，与所述信号端子电连接。其中，当高电平的信号被供给至所述信号端子时，所述控制电路将通过对所述信号的高电平电压进行降压而获得的第一电压输出到所述第一N沟道MOS晶体管的栅极，当由ESD引起的浪涌被输入至所述信号端子时，所述控制电路将低于所述第一电压的第二电压输出到所述第一N沟道MOS晶体管的所述栅极。一N沟道MOS晶体管的所述栅极。一N沟道MOS晶体管的所述栅极。

【技术实现步骤摘要】
半导体装置


[0001]本专利技术涉及一种半导体装置(semiconductor device(也称“半导体器件”))。

技术介绍

[0002]已知一种设置在半导体装置中以保护半导体装置的内部电路免受静电放电(ESD：Electro
‑
Static Discharge)的影响的ESD保护电路。例如，ESD保护电路具有配置在外部端子和接地线之间的晶体管、以及响应于被施加至外部端子的ESD事件(event)而提高ESD保护电路的晶体管的栅极电压的控制电路。在这种ESD保护电路中，有时还具有响应于ESD事件而生成控制电压的RC电路(Resistor
‑
Capacitance circuit)。
[0003][引证文件][0004][专利文件][0005][专利文件1]美国专利第11056880号说明书
[0006][专利文件2]美国专利申请公开第2014/0307354号说明书
[0007][专利文件3]美国专利第10535647号说明书

技术实现思路

[0008][要解决的技术问题][0009]近年来，随着晶体管等半导体元件的微细化(小型化)和半导体装置的低电力化(低功耗化)，搭载(安装/设置/布置)于半导体装置的晶体管等的元件的耐压性(耐压能力)日益降低。例如，在ESD保护电路中使用低耐压型晶体管的情况下，需要控制栅极电压，以在抑制晶体管被破坏(例如，击穿)的同时提高ESD保护电路的能力(性能)。
[0010]本专利技术是鉴于上述问题而提出的，其目的在于，即使在ESD保护电路中设置低耐压型晶体管的情况下，也能抑制晶体管被破坏，同时还能提高ESD保护电路的性能。
[0011][技术方案][0012]根据本专利技术的一个侧面，提供一种半导体装置，其具有：ESD保护电路，具备设置在信号端子和接地线之间的第一N沟道MOS晶体管；及控制电路，与所述信号端子电连接。其中，当高电平的信号被供给至所述信号端子时，所述控制电路将通过对所述信号的高电平电压进行降压而获得的第一电压输出到所述第一N沟道MOS晶体管的栅极，当由ESD引起的浪涌被输入至所述信号端子时，所述控制电路将低于所述第一电压的第二电压输出到所述第一N沟道MOS晶体管的所述栅极。
[0013][有益效果][0014]根据公开的技术，即使在ESD保护电路中设置低耐压型晶体管的情况下，也能抑制晶体管被破坏，同时还能提高ESD保护电路的性能。
附图说明
[0015]图1是表示第一实施方式的半导体装置的布局(layout)的一例的示意图。
[0016]图2是表示图1的信号用I/O单元(cell)部的一例的电路图。
[0017]图3是表示第二实施方式的半导体装置中的信号用I/O单元部的一例的电路图。
[0018]图4是表示第三实施方式的半导体装置的概要的电路图。
[0019]图5是表示图4的信号用I/O单元部和控制电路的一例的电路图。
[0020]附图标记说明：
[0021]C1电容元件
[0022]CNT控制信号
[0023]CNT1、CNT2、CNT3控制电路
[0024]D31、D32二极管
[0025]ESDP保护电路
[0026]IOC1、IOC2、IOC3I/O单元
[0027]IOCP1、IOCP2I/O单元
[0028]IV、IV1、IV2逆变器
[0029]IV4、IV5、IV6逆变器
[0030]IV31逆变器
[0031]IVR逆变器串
[0032]ND1、ND2、ND3、ND4、ND5、ND6节点
[0033]ND31节点
[0034]NM11、NM12N沟道MOS晶体管
[0035]NM21、NM22、NM23N沟道MOS晶体管
[0036]NM24、NM25、NM26N沟道MOS晶体管
[0037]NM31N沟道MOS晶体管
[0038]PAD焊盘
[0039]PADIN节点
[0040]PM11、PM12P沟道MOS晶体管
[0041]PM21、PM22、PM23P沟道MOS晶体管
[0042]PM24、PM25、PM26P沟道MOS晶体管
[0043]PM31P沟道MOS晶体管
[0044]R1、R2、R3、R4电阻元件
[0045]R5、R6、R7电阻元件
[0046]R8、R9、R10、R11电阻元件
[0047]R31、R32电阻元件
[0048]RC1RC电路
[0049]SEM半导体装置
[0050]SIG信号
具体实施方式
[0051]下面参见附图对实施方式进行说明。下文中，表示信号的符号也被用作表示信号值、信号线或信号端子的符号。表示电压的符号也被用作表示被供给电压的电压线或电压
端子的符号。
[0052](第一实施方式)
[0053]图1表示第一实施方式的半导体装置的布局的一例。例如，图1所示的半导体装置SEM可为SoC(System on Chip)，也可为单个CPU(Central Processing Unit)、GPU(Graphics Processing Unit)、DSP(Digital Signal Processor)、FPGA(Field
‑
Programmable Gate Array)、存储器等。
[0054]半导体装置SEM具有包括焊盘(pad)PAD的多个(plural)I/O单元IOC1、IOCP1。I/O单元IOC1是输入信号、输出信号、输入输出信号等的信号SIG用接口电路。I/O单元IOCP1是电源电压VDD或接地电压用接口电路。I/O单元IOC1中设置的焊盘PAD为信号端子的一例。
[0055]各I/O单元IOC1、IOCP1连接于内部电路区域。例如，内部电路区域中可安装逻辑电路，也可设置存储器。此外，内部电路区域中还可搭载模拟电路。图1中，半导体装置SEM具有1个内部电路区域，但内部电路区域的数量也可为2个以上。
[0056]需要说明的是，I/O单元IOC1、IOCP1的数量并不限定于图2所示的例子。信号SIG用焊盘PAD的数量、电源电压VDD用焊盘PAD的数量及接地电压VSS用焊盘PAD的数量以及数量之比也不限定于图1所示的例子。此外，图1中，为了易于进行说明，示出了将焊盘PAD设置于半导体装置SEM的外周部的例子，但焊盘PAD的位置也可设置在半导体装置SEM的任意位置处。另外，焊盘PAD还可设置在形成I/O单元IOC1、IOCP1的元件表面的相反侧(背面)。焊盘PAD上可连接键合线(bonding wire)，也可连接凸块(bump)。
[0057]图2表示图1的信号SIG用I/O单元部IOC1的一例。I/O单元IOC1中，除了焊盘PAD之外，还具有ESD用保护本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，具有：ESD保护电路，具有设置在信号端子和接地线之间的第一N沟道MOS晶体管；及控制电路，与所述信号端子电连接，其中，当高电平的信号被供给至所述信号端子时，所述控制电路将通过对所述信号的高电平电压进行降压而获得的第一电压输出到所述第一N沟道MOS晶体管的栅极，当由ESD引起的浪涌被输入至所述信号端子时，所述控制电路将低于所述第一电压的第二电压输出到所述第一N沟道MOS晶体管的所述栅极。2.如权利要求1所述的半导体装置，其中，所述控制电路具有：RC电路，与所述信号端子连接；缓冲器电路，该缓冲器电路的输入与所述RC电路连接，该缓冲器电路的输出端子与所述第一N沟道MOS晶体管的所述栅极电连接；及降压电路，对由所述信号端子接收的电压进行降压，并将降压后的电压供给至所述缓冲器电路的电源端子。3.一种半导体装置，具有：ESD保护电路，具有设置在信号端子和接地线之间的第一N沟道MOS晶体管；及控制电路，与所述信号端子电连接，其中，所述控制电路具有：RC电路，与所述信号端子连接；缓冲器电路，该缓冲器电路的输入与所述RC电路连接，该缓冲器电路的输出端子与所述第一N沟道MOS晶体管的所述栅极电连接；及降压电路，对由所述信号端子接收的电压进行降压，并将降压后的电压供给至所述缓冲器电路...

【专利技术属性】
技术研发人员：小岛正誉，
申请(专利权)人：株式会社索思未来，
类型：发明
国别省市：