基于PCIe总线的可动态重配置的高速桌面共享系统技术方案

本发明专利技术公开了一种基于PCIe总线的可动态重配置的高速桌面共享系统，包括：PCIe上位机测试子系统、PCIe下位机FPGA子系统；PCIe上位机测试子系统包括测试配置模块、单次获取模块、连续获取模块；PCIe下位机FPGA子系统包括PCIe图像模块、图像处理同步FIFO、存储器控制初始化模块、写存储异步FIFO、读存储异步FIFO1、读存储异步FIFO2、存储器控制用户端模块、图像显示异步FIFO、显示驱动模块、动态时钟输出模块。本发明专利技术通过PCIe总线以及动态重配置的方法，使得桌面共享系统变得更高速实时稳定。定。定。

【技术实现步骤摘要】
基于PCIe总线的可动态重配置的高速桌面共享系统


[0001]本专利技术涉及PCIe总线高速通信领域，具体地说是一种基于PCIe总线的可动态重配置的高速桌面共享系统。

技术介绍

[0002]随着信息技术与科技水平的快速发展，人们在工作、科研、教学等领域所需要传输的数据越来越多，在这样的背景下，不同的计算机之间的信息传输效率变得十分重要，桌面共享系统由此得到了快速发展与应用。而桌面共享系统带来的几个问题需要重点关注并解决：第一，传输的过程不出现高延时，画面信息滞后，即桌面共享系统应具有实时性；第二，传输的过程不出现画面卡顿，即桌面共享系统应具有稳定性。
[0003]现有的共享系统方案中，常见的桌面共享系统可以分为网络共享、可移动存储设备传递、屏幕投影等方式。但是上述所提到的方式的局限性比较大，比如网络共享的传输质量会受到网络条件的影响，甚至出现无网络无传输；可移动存储设备无法进行实时信息的传输；而屏幕投影无法传输其他类型的数据且无法跨分辨率传输。

技术实现思路

[0004]针对上述现有技术的不足之处，本专利技术提供了一种基本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于PCIe总线的可动态重配置的高速桌面共享系统，其特征在于，包括：PCIe上位机测试子系统、PCIe下位机FPGA子系统；所述PCIe上位机测试子系统包括测试配置模块、单次获取模块、连续获取模块；所述PCIe下位机FPGA子系统包括PCIe图像模块、图像处理同步FIFO、存储器控制初始化模块、写存储异步FIFO、读存储异步FIFO1、读存储异步FIFO2、存储器控制用户端模块、图像显示异步FIFO、显示驱动模块、动态时钟输出模块；所述测试配置模块将根据PCIe卡驱动提供的头文件生成含有用于共享桌面目标端分辨率信息数据包的函数，从而利用PCIe卡驱动将函数内的用于共享桌面目标端分辨率信息数据包下发至PCIe下位机FPGA子系统；所述单次获取模块将根据PCIe卡驱动提供的头文件生成含有用于适应共享桌面目标端分辨率的共享桌面单帧画面信息数据包的函数，从而利用PCIe卡驱动将函数内的用于适应共享桌面目标端分辨率的共享桌面单帧画面信息数据包下发至PCIe下位机FPGA子系统；然后PCIe下位机FPGA子系统的PCIe图像模块将预先设定的共享桌面单帧画面信息数据包包尾上发至所述单次获取模块；所述连续获取模块将根据PCIe卡驱动提供的头文件也生成含有用于适应共享桌面目标端分辨率的共享桌面单帧画面信息数据包的函数，并利用PCIe卡驱动连续不断地将函数内的共享桌面单帧画面信息数据包下发至PCIe下位机FPGA子系统；然后所述PCIe下位机FPGA子系统的PCIe图像模块连续不断地将预先设定的共享桌面单帧画面信息数据包包尾上发至所述连续获取模块；所述PCIe图像模块根据内在的PCIe IP核产生的时钟user_clk生成位宽为32的图像数据image_data0[31:0]、图像处理同步FIFO写使能信号image_wren和图像处理同步FIFO写时钟image_wrclk；并根据所述图像处理同步FIFO写使能信号image_wren和图像处理同步FIFO写时钟image_wrclk将所述位宽为32的图像数据image_data0[31:0]写入图像处理同步FIFO；所述PCIe图像模块根据内在的PCIe IP核产生的时钟user_clk生成图像处理同步FIFO读使能信号image_rden和图像处理同步FIFO读时钟image_rdclk；并根据所述图像处理同步FIFO读使能信号image_rden和图像处理同步FIFO读时钟image_rdclk从所述图像处理同步FIFO中读取由PCIe图像模块生成的所述位宽为32的图像数据image_data0[31:0]后生成的位宽为128的图像数据image_data1[127:0]；所述PCIe图像模块根据内在的PCIe IP核产生的时钟user_clk生成图像数据image_data1[127:0]的图像标志信号image_start；所述PCIe图像模块根据内在的PCIe IP核产生的时钟user_clk以及所述测试配置模块的函数内用于共享桌面分辨率信息数据包生成位宽为2的信息编码scrn_encode[1:0]；所述动态时钟输出模块根据第一时钟IP核生成的时钟outclk2以及所述PCIe图像模块所产生的位宽为2的信息编码scrn_encode[1:0]生成第一组时钟dyn_clk1、第二组时钟dyn_clk2、第三组时钟dyn_clk3和清零信号resetn；所述存储器控制初始化模块根据内在的PCIe IP核产生的时钟user_clk生成写存储异步FIFO写时钟init_wrclk和写存储异步FIFO写使能信号init_wren；所述存储器控制初始化模块根据内在的PCIe IP核产生的时钟user_clk和所述图像处
理同步FIFO生成的位宽为128的图像数据image_data1[127:0]生成位宽为182的图像数据init_data0[181:0]；并根据所述写存储异步FIFO写时钟init_wrclk和写存储异步FIFO写使能信号init_wren将所述位宽为182的图像数据init_data0[181:0]写入所述写存储异步FIFO中；所述存储器控制初始化模块根据内在的PCIe IP核产生的时钟user_clk生成读存储异步FIFO2写时钟init_wrclk2、读存储异步FIFO2写使能init_wren2和位宽为28的地址数据init_data2[27:0]；并根据所述读存储异步FIFO2写时钟init_wrclk2和读存储异步FIFO2写使能init_wren2将所述位宽为28的地址数据init_data2[27:0]写入读存储异步FIFO2中；所述存储器控制用户端模块根据内在的DDR3 IP核产生的ui_clk生成写存储异步FIFO读时钟ctrl_rdclk和写存储异步FIFO读使能信号ctrl_rden；然后根据所述写存储异步FIFO读时钟ctrl_rdclk和写存储异步FIFO读使能信号ctrl_rden从所述写存储异步FIFO中读取由存储器控制初始化模块生成的位宽为182的图像数据init_data0[181:0]后生成位宽为182的图像数据ctrl_data0[181:0]，并发送给DDR3 SDRAM IP核，从而通过物理连接线传输到DDR3SDRAM芯片中；所述存储器控制用户端模块根据内在的DDR3 IP核产生的ui_clk生成位宽为128的图像数据ctrl_data1[127:0]、读存储异步FIFO1写时钟信号ctrl_wrclk1和读存储异步FIFO1写使能信号ctrl_wren1；从而根据所述读存储异步FIFO1写时钟信号ctrl_wrclk1和读存储异步FIFO1写使能信号ctrl_wren1将所述位宽为128的图像数据ctrl_data1[127:0]写入所述读存储异步FIFO1中；所述存储器控制用户端模块根据内在的DDR3 IP核产生的ui_clk生成读存储异步FIFO2读时钟ctrl_rdclk2和读存储异步FIFO2读使能ctrl_rden2；并根据所述读存储异步FIFO2读时钟ctrl_rdclk2和读存储异步FIFO2读使能ctrl_rden2从所述读存储异步FIFO2中读取由存储器控制初始化模块生成的地址数据init_data2[27:0]后生成的位宽为28的地址数据ctrl_data2[27:0]；所述存储器控制初始化模块根据所述动态时钟输出模块生成的第三组时钟dyn_clk3生成读存储异步FIFO1读时钟init_rdclk1和读存储异步FIFO1读使能信号init_rden1；并根据所述读存储异步FIFO1读时钟init_rdclk1和读存储异步FIFO1读使能信号init_rden1从所述读存储异步FIFO1中读取由存储器控制用户端模块生成的位宽为128的图像数据ctrl_data1[127:0]后生成的图像数据init_data1[127:0]；所述存储器控制初始化模块根据所述动态时钟输出模块生成的第三组时钟dyn_clk3生成图像显示异步FIFO写时钟display_wrclk和图像显示异步FIFO写使能信号display_wren；所述存储器控制初始化模块根据所述动态时钟输出模块生成的第三组时钟dyn_clk3和所述读存储异步FIFO生成的位宽为128的图像数据init_data1[127:0]生成位宽为128的图像数据display_data0[127:0]；从而根据所述图像显示异步FIFO写时钟display_wrclk和图像显示异步FIFO写使能信号display_wren将所述位宽为128的图像数据display_data0[127:0]写入所述图像显示异步FIFO中；所述显示驱动模块根据所述动态时钟输出模块生成的第一组时钟dyn_clk1生成图像
显示异步FIFO读时钟display_rdclk和图像显示异步FIFO读使能信号display_rden；并根据所述图像显示异步FIFO读时钟display_rdclk和图像显示异步FIFO读使能信号display_rden从所述图像显示异步FIFO中读取由存储器控制初始化模块生成的位宽为128的图像数据display_data0[127:0]后生成的图像数据display_data1[15:0]。2.根据权利要求1所述的基于PCIe总线的可动态重配置的高速桌面共享系统，其特征是，所述PCIe图像模块包括：通道配置模块、图像处理通道模块、图像响应通道模块；所述通道配置模块包括：数据过滤逻辑单元和数据编码逻辑单元；所述数据过滤逻辑单元根据内在的PCIe IP核产生的时钟user_clk以及从PCIe IP核获取到的位宽为64的数据chnl_data0[63:0]生成位宽均为40的分辨率信息数据reso_infor[39:0]和分辨率信息数据filt[39:0]；所述数据编码逻辑单元根据获取到的分辨率信息数据filt[39:0]进行两位的分辨率信息编码；所述图像处理通道模块包括：数据过滤逻辑单元、帧控制逻辑单元、数据重组逻辑单元、图像处理...

【专利技术属性】
技术研发人员：梁华国，刘新颖，谢锦浩，鲁迎春，黄正峰，易茂祥，
申请(专利权)人：合肥工业大学，
类型：发明
国别省市：