基于嵌套时间放大与自动校准技术的高速时间数字转换器制造技术

本发明专利技术涉及一种基于嵌套时间放大与自动校准技术的高速时间数字转换器，包括：N级TDC模块、脉冲发生器和数字译码模块；相邻的两级TDC模块通过脉冲发生器连接，形成N级流水线架构，每级TDC模块的量化产生温度码，输入至数字译码模块；数字译码模块对温度码译码处理后得到数字码Dout并将其输出。前N

【技术实现步骤摘要】
基于嵌套时间放大与自动校准技术的高速时间数字转换器


[0001]本专利技术属于时间数字转换器领域，具体涉及一种基于嵌套时间放大与自动校准技术的高速时间数字转换器。

技术介绍

[0002]模数转换器作为连接模拟世界和数字领域的桥梁，其性能限制着整个系统的性能；其中，时间域模数转换器尤其具备优秀的工艺适配性、较低的功耗和较小的面积的特性。随着工艺的持续进步，时间数字转换器(TDC)的分辨率和量化范围不断提高，使其成功应用于诸多领域，也对TDC的量化速度、精度和线性度方面提出了更高的要求，片内失配及带内噪声已成为无法忽略的限制TDC性能的关键因素。
[0003]由于流水线型时间数字转换器可以并行量化的特点，能做到多级子TDC流水线工作，达到较高的量化速度。但其级间一般采用时间余量放大器传递余量，随着集成电路工艺节点演进到纳米级别，MOS管本征增益退化等诸多问题导致时间余量放大器增益随工艺、电压和温度参数的变化较为敏感，引入余量放大器导致了电路复杂度高且功耗增大；此外，片内失配具体表现为延迟单元形成的门控延迟链的孔径误差，也并未得到有效限制。

技术实现思路

[0004]为了解决现有技术中存在的上述问题，本专利技术提供了一种基于嵌套时间放大与自动校准技术的高速时间数字转换器。本专利技术要解决的技术问题通过以下技术方案实现：
[0005]本专利技术提供了一种基于嵌套时间放大与自动校准技术的高速时间数字转换器，其特征在于，包括：N级TDC模块、脉冲发生器和数字译码模块；
[0006]相邻的两级所述TDC模块通过所述脉冲发生器连接，形成N级流水线架构，每级所述TDC模块的量化输出端均连接所述数字译码模块；
[0007]前N
‑
1级TDC模块结构相同，均包括级联的两个低位子TDC模块；第N级TDC模块，包括级联的两个高位子TDC模块；所述低位子TDC模块与所述高位子TDC模块的量化位数不同；
[0008]每一级TDC模块对输入的时间信号量化产生对应的温度码和FULL信号，与其连接的所述脉冲发生器根据所述FULL信号和外部Trigger信号的差值产生时间余量信号，其中，第一级TDC模块的输入端输入外部时间信号TIN和外部Trigger信号；前一级脉冲发生器产生的时间余量信号作为后一级TDC模块输入的时间信号；每一级TDC模块产生的温度码均输入至所述数字译码模块，所述数字译码模块对所述温度码译码处理后得到数字码Dout并将其输出。
[0009]在本专利技术的一个实施例中，所述高位子TDC模块和所述低位子TDC模块的结构相同，所述高位子TDC模块的量化位数比所述低位子TDC模块的量化位数高1LSB。
[0010]在本专利技术的一个实施例中，所述低位子TDC模块包括：或门R1、开关S1、开关S2、开关S3、D触发器DFF1、D触发器DFF2、延迟单元t
Q1
、延迟单元t
Q2
、延迟单元t
Q3
、延迟单元t
Q4
、延迟单元t
Q5
、延迟单元t
Q6
、延迟单元t
Q7
和延迟单元t
Q8
；
[0011]其中，所述或门R1的第一输入端输入所述外部Trigger信号，第二输入端输入所述时间信号，所述或门R1的输出端输出使能信号EN；
[0012]所述延迟单元t
Q1
、所述延迟单元t
Q2
、所述延迟单元t
Q3
、所述延迟单元t
Q4
、所述延迟单元t
Q5
、所述延迟单元t
Q6
、所述延迟单元t
Q7
和所述延迟单元t
Q8
依次串联形成延迟链，其控制端均连接所述或门R1的输出端；
[0013]所述延迟单元t
Q1
的输入端输入复位SET信号；
[0014]所述开关S1的第一端连接在所述延迟单元t
Q4
的输出端和所述延迟单元t
Q5
的输入端之间，所述开关S2的第一端连接在所述延迟单元t
Q6
的输出端和所述延迟单元t
Q7
的输入端之间，所述开关S3的第一端连接所述延迟单元t
Q8
的输出端；
[0015]所述开关S1的第二端、所述开关S2的第二端和所述开关S3的第二端相连接并作为所述FULL信号的输出端；
[0016]所述D触发器DFF1的第一输入端连接在所述延迟单元t
Q3
的输出端和所述延迟单元t
Q4
的输入端之间，所述D触发器DFF2的第一输入端连接在所述延迟单元t
Q5
的输出端和所述延迟单元t
Q6
的输入端之间；所述D触发器DFF1的第二输入端和所述D触发器DFF2的第二输入端均输入时钟信号CLK；
[0017]所述D触发器DFF1的输出端输出第一温度码D0，所述D触发器DFF2的输出端输出第二温度码D1。
[0018]在本专利技术的一个实施例中，所述时间信号包括：一级时间信号T1和二级时间信号T2，且满足：
[0019]T2＝T1+ΔT；
[0020]其中，t
Q
为一个延迟单元的延迟时间。
[0021]在本专利技术的一个实施例中，在前N
‑
1级的TDC模块中，
[0022]第一个低位子TDC模块对输入的所述一级时间信号T1和所述外部Trigger信号，量化产生一级FULL信号；
[0023]第二个低位子TDC模块对输入的所述二级时间信号T2和所述一级FULL信号，量化产生二级FULL信号，将所述二级FULL信号作为TDC模块产生的FULL信号输入至所述脉冲发生器。
[0024]在本专利技术的一个实施例中，所述时间余量信号包括：所述第一个低位子TDC模块的余量信息和所述第二个低位子TDC模块的余量信息；
[0025]其中，所述第一个低位子TDC模块的余量信息包括第一孔径误差，所述第二个低位子TDC模块的余量信息包括第二孔径误差；
[0026]所述第一孔径误差与所述第二孔径误差的取值正负相反。
[0027]与现有技术相比，本专利技术的有益效果在于：
[0028]本专利技术的基于嵌套时间放大与自动校准技术的高速时间数字转换器，使用N级流水线架构，每级包括两级子TDC模块，输出的时间余量信号携带了两级子TDC的余量信息，避免了时间余量放大器的使用，有效降低了电路的复杂度及功耗。同时，采用拆分校准技术，两级子TDC模块对孔径误差进行自动校准，实现了更高的线性度，而噪声性能维持不变。
[0029]上述说明仅是本专利技术技术方案的概述，为了能够更清楚了解本专利技术的技术手段，
而可依照说明书的内容予以实施，并且为了让本专利技术的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。...

【技术保护点】

【技术特征摘要】
1.一种基于嵌套时间放大与自动校准技术的高速时间数字转换器，其特征在于，包括：N级TDC模块、脉冲发生器和数字译码模块；相邻的两级所述TDC模块通过所述脉冲发生器连接，形成N级流水线架构，每级所述TDC模块的量化输出端均连接所述数字译码模块；前N
‑
1级TDC模块结构相同，均包括级联的两个低位子TDC模块；第N级TDC模块，包括级联的两个高位子TDC模块；所述低位子TDC模块与所述高位子TDC模块的量化位数不同；每一级TDC模块对输入的时间信号量化产生对应的温度码和FULL信号，与其连接的所述脉冲发生器根据所述FULL信号和外部Trigger信号的差值产生时间余量信号，其中，第一级TDC模块的输入端输入外部时间信号TIN和外部Trigger信号；前一级脉冲发生器产生的时间余量信号作为后一级TDC模块输入的时间信号；每一级TDC模块产生的温度码均输入至所述数字译码模块，所述数字译码模块对所述温度码译码处理后得到数字码Dout并将其输出。2.根据权利要求1所述的基于嵌套时间放大与自动校准技术的高速时间数字转换器，其特征在于，所述高位子TDC模块和所述低位子TDC模块的结构相同，所述高位子TDC模块的量化位数比所述低位子TDC模块的量化位数高1LSB。3.根据权利要求1所述的基于嵌套时间放大与自动校准技术的高速时间数字转换器，其特征在于，所述低位子TDC模块包括：或门R1、开关S1、开关S2、开关S3、D触发器DFF1、D触发器DFF2、延迟单元t
Q1
、延迟单元t
Q2
、延迟单元t
Q3
、延迟单元t
Q4
、延迟单元t
Q5
、延迟单元t
Q6
、延迟单元t
Q7
和延迟单元t
Q8
；其中，所述或门R1的第一输入端输入所述外部Trigger信号，第二输入端输入所述时间信号，所述或门R1的输出端输出使能信号EN；所述延迟单元t
Q1
、所述延迟单元t
Q2
、所述延迟单元t
Q3
、所述延迟单元t
Q4
、所述延迟单元t
Q5
、所述延迟单元t
Q6
、所述延迟单元t
Q7
和所述延迟单元t
Q8

【专利技术属性】
技术研发人员：丁瑞雪，仵梦童，沈易，李伟健，刘术彬，朱樟明，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：