分段式时间数字转换器、控制方法、介质、设备及终端技术

本发明专利技术属于时间间隔测量技术领域，公开了一种分段式时间数字转换器、控制方法、介质、设备及终端，改变延迟链的结构，利用多条短的并形链对TDL TDC中待测信号的“细”时间进行测量；通过对各条短链前引入不同固定的延迟处理，以使各条短链本质上对待测信号的不同区间进行并形测量，其中链长个数依据时钟条件以及每条链的测量区间确定。本发明专利技术的分段式时间数字转换器的控制方法线性度好，整条长链通过折叠的方式巧妙地将所有的延迟单元都放在一个逻辑块中，完全避免了由于跨多个资源块引入的线长不一致而导致的非线性问题；分段式时间数字转换器结构简单，资源利用率高，鲁棒性好，对器件和通道的变化不敏感，可在线更正温度引入的漂移。的漂移。的漂移。

【技术实现步骤摘要】
分段式时间数字转换器、控制方法、介质、设备及终端


[0001]本专利技术属于时间间隔测量
，尤其涉及一种分段式时间数字转换器、控制方法、介质、设备及终端。

技术介绍

[0002]目前，时间数字转换器(Time to Digital Converter，TDC)是一种高精度(皮秒级)的时间间隔测量单元，广泛应用于众多工业应用领域，包括核物理、汽车车辆、医学成像等。简单的TDC可以利用高频时钟信号，通过计算经历的时钟数量来粗略的刻画时间间隔，然而这种方法的分辨率受到时钟频率的限制，通常在纳秒级。
[0003]现有的TDC方案可分为模拟方案和数字方案。模拟方案，包括时间拉伸或时间－幅度转换。这些模拟方案一方面在实现中需要使用模拟量，而模拟量易受信号波动的影响；另一方面，这些方案的单次测量时间往往远高于待测时间间隔，即较长的转换率，这就导致死时间过长，无法进行高频次的测量。因此，尽管它们可以实现可观的积分非线性(Integrated Non
‑
Linearity，INL)性能，甚至亚皮秒的时间分辨率，但它们并不太常见。相反，数字方案更加流行，因为它们可以更快地部署和迭代(在FPGA上)，具有更加紧凑的硬件结构，灵活性好，更能忍受噪声干扰。因此，数字TDC解决方案更受欢迎。
[0004]第一个数字解决方案是插值方法，也称为Nutt方法。插值方法利用多个延迟单元(在FPGA中通常为进位模块)对系统时钟进行内插。在该方法中，一系列延迟单元级串联在一起，形成一个长链(也称为抽头延迟线，Tapped Delay Line，TDL)，它们的测量结果往往称为“细”时间。在Nutt方法中，先用系统时钟对待测时间间隔进行粗略的测量，将待测时间分为整数个时钟分量和小数个时钟分量。整数时钟分量利用计数法可以得到，而小数个时钟分量则利用TDL链中延迟单元被触发的数量来得到。在该方法中，可以事先通过码密度测量得到TDL链中每个延迟单元所能造成的延迟时间，而这些单元的触发数量通过测量可以得到，因此“细”时间的值便可以得到，再配合由系统时钟得到的“粗”时间的值，即能得到最终的时间间隔。
[0005]该方法的前提是每个延迟单元具有相同的延迟，这一延迟也决定了测量的时间分辨率。然而，这些延迟单元的特性容易受到器件固有缺陷、功率和温度动态变化等的影响，导致了严重的非线性问题。同时，每个单元的固有延迟是由其制造工艺决定的，不能够被修改。因此，一旦确定了硬件平台，就已经确定了TDC的时间分辨率。为了解决这些问题，已经提出了游标方法、多链平均拓扑、WaveUnion架构和bin
‑
to
‑
bin校准等方法。
[0006]尽管这些方法能够提升TDC某些方面的性能，但它们往往会引入其它问题。例如，游标方法可以极大地缓解设备本身存在的非线性缺陷，提高时间分辨率，甚至超过延迟单元固有的时间延迟，但游标法需要更多的逻辑资源和更长的转换率。多链平均拓扑不会提高死时间，但相比游标方法，会占用更多的资源。WaveUnion方法虽然节约资源，但是需要复杂的环形振荡器设计，其性能取决于延迟单元之间的不均匀性。然而，随着半导体制造工艺的提升，这种不均匀性时下已经不严重了。bin
‑
to
‑
bin校准方法只能缓解延迟单元的非线
性问题，而且其扩展性较差，当改变通道位置或者更换硬件平台时，都需要进行重新处理。
[0007]使用应用专用集成电路(Application
‑
Specific Integrated Circuit，ASIC)的TDC设计可以显著地解决上述问题。虽然这些面向ASIC的解决方案通常能实现令人满意的性能，但它们一方面要求较高的制造成本和较长的设计周期，因此技术迭代慢，发展速度受到了极大的限制；另一方面，它们不能重复使用，导致灵活性较差。因此，只有经验和资源丰富的团体才有实力选择基于ASIC的解决方案。这种现象在某种程度上可能会抑制创新的步伐，因此许多TDC的设计往往首先使用FPGA进行验证，再采用ASCI进行批量流片。
[0008]传统的TDC往往将延迟单元以一条直线的方式串在一起。如以FPGA为平台实现的TDC为例，基于FPGA的TDC是通过FPGA的进位单位作为延时单位串成一串。为了保证TDC链上的资源能够完整的对系统时钟进行“内插”，要求整条延迟链产生的固有延迟大于计数器的时钟周期，这一必要条件往往称为时钟条件。而整个延迟链产生的延迟由每一个延时单元的固有延迟以及总的延迟单元的数量决定，因此在计数器时钟固定的情况下，当延时单元的精度很高时，就需要保证延迟单元的数量很多，也就会导致传统的单链TDC在FPGA上串得很长，这也就会带来以下技术问题：
[0009](1)线性度差。理想的TDC要求每一个延时单元之间的传递延时都要相同，以保证高的线性度。然而，实际中只有在同一个资源块内的延迟单元能保证良好的一致性；在不同的资源块间的延迟单元由于布线资源的差异性较大，导致了严重的非线性问题。
[0010](2)误差大。当TDC链长过长，会导致“气泡”的问题，即当一个信号经过一条链时，理论上其经历过的所有延迟单元都会被触发，即输出应该全为“1”(或相反“0”)，然而当链长较长时，全为“1”的触发段中可能会存在许多“0”，这将严重干扰TDC的测量结果。
[0011](3)鲁棒性差。延迟单元的固有延迟时间受温度的影响变化较大，当温度变化较大时，不仅会影响链中延迟单元的线性度，且会使其固有延迟整体发生偏移，给测量带来误差。
[0012]通过上述分析，现有技术存在的问题及缺陷为：
[0013](1)现有的TDC模拟方案在实现中需要使用模拟量，而模拟量易受信号波动的影响；同时，现有的TDC模拟方案的单次测量时间往往远高于待测时间间隔，即较长的转换率，这将导致死时间过长，无法进行高频次的测量。
[0014](2)现有的游标法需要更多的逻辑资源和更长的转换率，多链平均拓扑会占用更多的资源；WaveUnion方法需要复杂的环形振荡器设计，性能取决于延迟单元之间的不均匀性；bin
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to
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bin校准方法只能缓解延迟单元的非线性问题，且扩展性较差，当改变通道位置或者更换硬件平台时需要进行重新处理。
[0015](3)现有的TDC数字方案中，延迟单元的特性容易受到器件固有缺陷、功率和温度动态变化等的影响，导致了严重的非线性问题；同时，每个延迟单元的固有延迟是由其制造工艺决定的，不能够被修改。
[0016](4)现有面向ASIC的解决方案要求较高的制造成本和较长的设计周期，技术迭代慢，发展速度受到极大限制；不能重复使用，导致灵活性较差，抑制创新步伐；而传统的TDC存在线性度差、误差大以及鲁棒性差的问题。

技术实现思路

[0017]针对现有技术存在的问题，本专利技术提供了一种分段式时间数字转换器、控制方法、介质、设备及终端。
[0018]本专利技术是这样实现的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种分段式时间数字转换器的控制方法，其特征在于，分段式时间数字转换器的控制方法包括：改变延迟链的结构，利用多条短的并形链对TDL TDC中待测信号的“细”时间进行测量；通过对各条短链前引入不同固定的延迟处理，以使各条短链本质上对待测信号的不同区间进行并形测量的目的。2.如权利要求1所述分段式时间数字转换器的控制方法，其特征在于，链长个数依据时钟条件以及每条链的测量区间确定。3.如权利要求1所述分段式时间数字转换器的控制方法，其特征在于，分段式时间数字转换器的控制方法还包括：利用多条并形短链对待测信号进行“细”时间测量中，链1与待测信号相接，链1与链2前面均连接延迟单元，用于产生固定的延迟时间，其中链2前延迟单元配置的延迟时间Δt
d2
长于链1中延迟单元造成的延迟时间Δt
d1
，Δt
d2
＞Δt
d1
。4.如权利要求1所述分段式时间数字转换器的控制方法，其特征在于，链前的延迟单元与链中的延迟单元是两个不同的逻辑资源；其中，链前的延迟单元是软件配置的单个或多个延迟单元，在Xilinx FPGA中是IDELAY资源；而链中的延迟单元则采用CARRY4/8资源。5.如权利要求3所述分段式时间数字转换器的控制方法，其特征在于，链1的测量范围Mτ与两条链前延迟单元产生的延迟时间满足条件Mτ＞Δt
d2
‑
Δt
d1
，其中M为延迟单元的个数，τ为每个延迟单元固定的延迟时间；链2的测量范围与链1相同，链1和链2的合计测量时间为2Mτ，满足时钟条件2Mτ＞T。6.如权利要求5所述分段式时间数字转换器的控制方法，其特征在于，当时间间隔为Δt的信号输...

【专利技术属性】
技术研发人员：蔡超，汪飞，周嘉雯，谢庆国，
申请(专利权)人：华中科技大学，
类型：发明
国别省市：