一种用于降低电磁干扰的展频电路及方法技术

本发明专利技术公开了一种用于降低电磁干扰的展频电路及方法，包括随机数产生器和延时单元；所述随机数产生器的输出序列控制延时单元，延时单元的输出作用于未展频时钟的下降沿和上升沿，得到随时间变化的展频时钟的瞬时频率，实现频率展开。实现频率展开。实现频率展开。

【技术实现步骤摘要】
一种用于降低电磁干扰的展频电路及方法


[0001]本专利技术属于集成电路
，本专利技术涉及一种用于降低电磁干扰的展频电路及方法。

技术介绍

[0002]EMI是指电磁干扰，RFI是指射频干扰。电磁干扰指在电子设备或系统中由于电磁场的存在，而产生的可能导致设备或系统正常工作受到干扰的现象。射频干扰是电磁干扰的一种特殊形式，指在无线通信系统中，由于周围环境中存在大量的射频信号，使得无线通信设备接收到的信号被这些干扰信号所影响，导致通信质量下降，传输速率降低，甚至导致通信失败。这些干扰信号可能来自于其他无线电设备、电源、电线、电器等等。为了避免这些干扰产生的影响，需要采取一系列的EMI/RFI抑制措施，包括屏蔽、滤波、使用低噪声电源、选择合适的线路布局等等。而展频时钟是一种非常有效的方法。
[0003]展频时钟在降低电磁干扰/射频干扰(EMI/RFI)方面发挥着非常重要的作用。以下是一些展频时钟在降低EMI方面的作用：
[0004](1)减小干扰信号的宽带噪声：展频时钟在频域上会将信号的能量分布到更宽的频段中，使得单个频率的信号变得更加宽带，这样能够减小窄带信号对整个系统的影响，从而减小宽带噪声。
[0005](2)减小干扰源的频谱密度：展频时钟可以将干扰源的信号分散到更宽的频带上，从而降低干扰源的频谱密度，减小EMI，从而可以满足EMI的认证需求，满足射频系统的干扰需求。
[0006]图1示出了一种经典的基于PLL(锁相环)的展频时钟架构，在基于锁相环的展频时钟架构中，实现展频的核心电路是可以随时间变化的分频器，进一步地，是通过随时间变化的展频控制字(FCWSSC：Frequency Control Word for Spread Spectrum Clock)来控制分频比，从而实现对输出时钟频率的调整，实现频率展开。
[0007]如图2所示，可见展频后的时钟频谱已经展开为宽带信号，对主音有20dB以上的功率抑制效果，取得了良好的展频效果。
[0008]但基于PLL(锁相环)的展频时钟有两个缺陷：
[0009](1)电路结构较复杂，锁相环中的所有功能模块包括：电压控制振荡器(Voltage Controlled Oscillator，VCO)、环路滤波器(Loop Filter，LF)、相位检测器(Phase Detector，PD)、电荷泵(Charge Pump，CP)和多模分频器(Multi
‑
Mode Feedback Divider，MMFD)。因此展频时钟的电路模块较多，设计相对比较复杂，功耗和成本较高。
[0010](2)展频是基于分频比的调整，当追求较高的展频效果时，往往需要采用较大的分频比调整；在时域上体现为比较严重的绝对时间抖动(Absolute Jitter)恶化；而电子设备和通讯系统往往对时间抖动有一定的要求，无法接受绝对时间抖动的恶化，因此限制了该种展频时钟的使用场景。

技术实现思路

[0011]专利技术目的：为解决现有基于PLL(锁相环)的展频时钟中存在的缺陷，本专利技术提出了一种用于降低电磁干扰的展频电路及方法。
[0012]技术方案：一种用于降低电磁干扰的展频电路，包括展频电路；包括随机数产生器和延时单元；所述随机数产生器的输出序列控制延时单元，延时单元的输出作用于未展频时钟的下降沿和上升沿，得到随时间变化的展频时钟的瞬时频率，实现频率展开。
[0013]进一步的，所述随机数产生器的输出序列为1bit的随机的0和1序列，当输出为0时，延时单元的延时状态为不延时；当输出为1时，延时单元的延时状态为最大延时Td。
[0014]进一步的，所述随机数产生器的输出序列为多bit的随机数序列，延时单元的延时状态与随机数对应，包括多种延时状态。
[0015]进一步的，所述延时单元包括第一MOS管、第二MOS管、可调电阻和可调电容，第一MOS管的源极接地，其漏极与可控电阻的一端连接，第二MOS管的漏极与可控电阻的一端连接，其源极接入电源，可控电阻的另一端与可控电容的一端连接，可控电容的另一端接地；该延时单元的延时量取决于可调电阻的电阻值和可调电容的电容值的乘积。
[0016]进一步的，所述延时单元包括多通道开关网络和多个反相器，对于任意两个相邻的反相器，前反相器的输出端与后反相器的输入端连接，每个反相器的输出与多通道开关网络中的一开关连接；该延时单元的延时量取决于多通道开关网络的输出来自哪一级反相器的输出。
[0017]进一步的，所述延时单元包括第一MOS管、第二MOS管、第一可控电流源、第二可控电流源和电容；第一MOS管的源极通过第一可控电流源接地，该第一MOS管的漏极与电容的一端连接；所述第二MOS管的源极与第二可控电流源连接，该第二MOS管的漏极与电容的一端连接，电容的另一端接地；该延时单元的延时量取决于电流源的大小。
[0018]进一步的，所述随机数产生器包括线性反馈移位寄存器。
[0019]进一步的，所述随机数产生器为由多个1bit随机数产生器并联构成的多bit随机数产生器。
[0020]进一步的，还包括用于产生初始的时钟信号的振荡器、用于接收初始的时钟信号并驱动延时单元的第一驱动级和用于接收延时单元的输出信号并驱动片外负载的第二驱动级；所述振荡器的输出端与第一驱动级的输入端连接，第一驱动级的输出端与延时单元的输入端连接，该第一驱动级的输出端同时与随机数产生器的输入端连接，该随机数产生器的输出序列控制延时单元，延时单元的输出端与第二驱动级的输入端连接。
[0021]本专利技术公开了一种降低电磁干扰的方法，包括以下步骤：
[0022]步骤1：搭建展频电路；
[0023]步骤2：依据展频要求，控制随机数产生器，使随机数产生器输出相应的输出序列；
[0024]步骤3：随机数产生器的输出序列控制延时单元，延时单元的输出作用于未展频时钟的下降沿和上升沿，得到随时间变化的展频时钟的瞬时频率，实现频率展开；
[0025]步骤4：通过控制下降沿和上升沿的延时绝对值，对绝对时间抖动进行控制；
[0026]所述展频电路为上述公开的一种用于降低电磁干扰的展频电路。
[0027]有益效果：本专利技术与现有技术相比，具有以下优点：
[0028](1)本专利技术的装置基于随机数产生器和延时单元实现展频，具有结构简单、低功
耗、低成本等优势，以及可以实现较优的主音抑制率；
[0029](2)本专利技术的装置基于延时单元的上升下降沿延时控制实现展频，易于控制绝对时间抖动，避免对电子设备，通讯系统的基本功能影响。
附图说明
[0030]图1为基于PLL的展频时钟架构示意图；
[0031]图2为基于PLL的展频时钟输出频谱图；
[0032]图3为本专利技术的一种降低EMI的装置；
[0033]图4为产生展频时钟原理的示例图；
[0034]图5为未展频/展频时钟频谱对比图；
[0035]图6为本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于降低电磁干扰的展频电路，其特征在于：包括展频电路；包括随机数产生器和延时单元；所述随机数产生器的输出序列控制延时单元，延时单元的输出作用于未展频时钟的下降沿和上升沿，得到随时间变化的展频时钟的瞬时频率，实现频率展开。2.根据权利要求1所述的一种用于降低电磁干扰的展频电路，其特征在于：所述随机数产生器的输出序列为1bit的随机的0和1序列，当输出为0时，延时单元的延时状态为不延时；当输出为1时，延时单元的延时状态为最大延时Td。3.根据权利要求1所述的一种用于降低电磁干扰的展频电路，其特征在于：所述随机数产生器的输出序列为多bit的随机数序列，延时单元的延时状态与随机数对应，包括多种延时状态。4.根据权利要求1所述的一种用于降低电磁干扰的展频电路，其特征在于：所述延时单元包括第一MOS管、第二MOS管、可调电阻和可调电容，第一MOS管的源极接地，其漏极与可控电阻的一端连接，第二MOS管的漏极与可控电阻的一端连接，其源极接入电源，可控电阻的另一端与可控电容的一端连接，可控电容的另一端接地；该延时单元的延时量取决于可调电阻的电阻值和可调电容的电容值的乘积。5.根据权利要求1所述的一种用于降低电磁干扰的展频电路，其特征在于：所述延时单元包括多通道开关网络和多个反相器，对于任意两个相邻的反相器，前反相器的输出端与后反相器的输入端连接，每个反相器的输出与多通道开关网络中的一开关连接；该延时单元的延时量取决于多通道开关网络的输出来自哪一级反相器的输出。6.根据权利要求1所述的一种用于降低电磁干扰的展频电路，其特征在于：所述延时单元包括第一MOS管、第二MOS管、第一可控电...

【专利技术属性】
技术研发人员：李治，黄家乐，尹海峰，姜源，王永利，夏剑平，施成丽，诸小胜，王镇，
申请(专利权)人：思诺威科技无锡有限公司，
类型：发明
国别省市：