基于LVDS串行总线的有源相控阵天线波束控制电路制造技术

本发明专利技术提供一种基于LVDS串行总线的有源相控阵天线波束控制电路，包括：设置在波束控制单元中的主控处理器FPGA；以及集成在T/R组件中的LVDS串并转换电路和T/R通道控制电路；所述主控处理器FPGA和T/R通道控制电路均与LVDS串并转换电路连接；所述T/R通道控制电路与T/R组件中的各个T/R通道连接。本发明专利技术的传输方式更加稳定可靠，可有效减少离散控制线数量，从而使阵列分机的成本更优、功耗更低、体积更小、电磁兼容性更优。电磁兼容性更优。电磁兼容性更优。

【技术实现步骤摘要】
基于LVDS串行总线的有源相控阵天线波束控制电路


[0001]本专利技术涉及有源相控阵天线阵列控制领域，具体而言，涉及一种基于LVDS串行总线的有源相控阵天线波束控制电路。

技术介绍

[0002]近10年来，随着集成电路技术的快速发展，国内外有源相控阵天线技术正处于蓬勃发展时期，该技术在雷达、卫星通信、导引头、电子战及5G通信等领域中承担着越来越重要的角色。但随着相控阵天线阵元规模的扩大，如在上千个阵列单元的大规模有源相控阵天线控制领域，波束控制单元与T/R收发组件之间的控制接口数量成倍数增加,传统的基于SPI控制接口的有源相控阵天线阵列控制电路架构正面临着可靠性、成本、功耗、体积等多个维度的困难和挑战。
[0003]传统的有源相控阵天线工程实现中，波束控制单元与T/R组件之间通常采用多对点对点的SPI控制线来实现T/R组件的移相、衰减及开关电控制等功能。通常情况下，SPI控制线数量与T/R组件的通道数成倍数关系。比如一个8通道T/R组件所需的控制线数量多达10个，一个16通道的T/R组件的控制接口控制线数量则高达20个。因此，传统有源相控阵天线控制由于系统有很多的离散控制线，对于有上千个阵列单元的大规模有源相控阵天线更是如此。这就意味着大规模阵列波束控制单元的主控处理器(一般为FPGA)需要数量上千的低频I/O接口、更多片的FPGA器件、更复杂的接口配置电路、更多的DC/DC电源转换网络、更多的低频互联电缆、更强的电磁干扰因素。这些因素，会对有源相控阵天线阵列的可靠性、成本、功耗、体积、电磁兼容性等维度产生严峻挑战。

技术实现思路

[0004]本专利技术旨在提供一种基于LVDS串行总线的有源相控阵天线波束控制电路，以解决传统有源相控阵天线控制会对有源相控阵天线阵列的可靠性、成本、功耗、体积、电磁兼容性产生不利影响的问题。
[0005]本专利技术提供的一种基于LVDS串行总线的有源相控阵天线波束控制电路，包括：
[0006]设置在波束控制单元中的主控处理器FPGA以及集成在T/R组件中的LVDS串并转换电路和T/R通道控制电路；
[0007]所述主控处理器FPGA和T/R通道控制电路均与LVDS串并转换电路连接；所述T/R通道控制电路与T/R组件中的各个T/R通道连接。
[0008]进一步的，所述LVDS串并转换电路包括LVDS串行数据接收器、LVDS同步时钟接收器、解串器、输出锁存单元、时序控制单元、锁相环和电源控制单元；
[0009]LVDS串行数据接收器的输入端连接主控处理器FPGA的LVDS串行数据输出端；LVDS串行数据接收器的输出端依次经解串器和输出锁存单元连接各个T/R通道控制电路；
[0010]LVDS同步时钟接收器的输入端连接主控处理器FPGA的LVDS同步时钟输出端；LVDS同步时钟接收器的输出端经锁相环连接时序控制单元；时序控制单元连接解串器、输出锁
存单元以及各个T/R通道控制电路的同步时钟接收端。
[0011]作为优选，主控处理器FPGA能够控制LVDS串行数据接收器的电源控制单元，使得LVDS串行数据接收器实现低功耗工作模式。
[0012]作为优选，主控处理器FPGA对输出锁存单元的驱动能力配置为24mA、12mA、8mA或4mA。
[0013]作为优选，所述主控处理器FPGA与LVDS串并转换电路采用LVDS串行总线连接。
[0014]进一步的，当有多个T/R组件时，采用对应数量的LVDS串并转换电路，每个LVDS串并转换电路连接一个T/R组件。
[0015]进一步的，所述基于LVDS串行总线的有源相控阵天线波束控制电路的工作方法，包括：
[0016]主控处理器FPGA将T/R通道的波束控制信息以LVDS串行数据发送至LVDS串并转换电路，同时发送LVDS同步时钟至LVDS串并转换电路；
[0017]LVDS串并转换电路将输入的LVDS串行数据按照解压比转换为多路并行的LVTTL数据；同时，输入的LVDS同步时钟，经锁相环锁相后，以LVTTL形式同频率输出同步时钟，并始终保持与输出的多路并行的LVTTL数据的同步关系；
[0018]T/R组件中的T/R通道控制电路根据LVDS串并转换电路输出端的LVTTL控制指令，完成对T/R通道的移相、衰减、电源开关等相关控制。
[0019]综上所述，由于采用了上述技术方案，相较于基于SPI控制接口的传统的有源相控阵天线阵列控制电路架构，本专利技术的有益效果是：
[0020]1、本专利技术克服了通过SPI控制接口进行T/R组件控制时常见的串扰、电源干扰等电磁干扰问题。相较于SPI总线，采用LVDS串行总线控制方式具有低串扰、低功耗、低辐射等优点。
[0021]2、本专利技术有效降低了波束控制单元与T/R组件之间控制线的数量。比如对于一个16通道的T/R组件的控制线数量，采用SPI总线，所需控制线数量为20个，采用本专利技术所需的控制线数量为4个，即控制线的数量减少了80％。
[0022]3、由于采用本专利技术所需的控制线数量减少了80％，从而有效减少有源相控阵天线系统中控制电缆的数量。
[0023]4、由于采用本专利技术所需的控制线数量减少了80％，所以对主控处理器FPGA的I/O管脚需求降低了80％。目前主流的控制类FPGA，可用I/O管脚数量一般为600个左右，对于大规模的有源相控阵天线，如2000阵元的有源相控阵天线系统，采用本专利技术时使用一片FPGA可完成系统的控制。如果采用传统的SPI总线控制方式，则需要5片同规模的FPGA器件。对于上万个阵列单元的相控阵天线采用本专利技术也仅仅需要最多5片FPGA器件。FPGA器件需求数量的减少，从而使阵列系统的可靠性更高，成本更优、功耗更低、体积更小，电磁兼容性更优。
[0024]5、本专利技术采用LVDS串行总线的信号传输控制方式，T/R组件的接口更简单，可有效推进有源相控阵天线系统中波束控制电路、T/R组件小型化、标准化电路开发设计。
附图说明
[0025]为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例中的附图作简单地
介绍，应当理解，以下附图仅示出了本专利技术的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
[0026]图1是传统的基于SPI总线波束控制单元与T/R组件控制电路的原理框图。
[0027]图2是本专利技术实施例中基于LVDS串行总线的有源相控阵天线波束控制电路的原理框图。
[0028]图3为本专利技术实施例中基于LVDS串行总线的有源相控阵天线波束控制电路的1:18的LVDS串并转换电路原理框图。
[0029]图4为本专利技术实施例中基于LVDS串行总线的有源相控阵天线波束控制电路的1:18的LVDS串并转换电路实现LVDS差分控制信号时序图。
[0030]图5为本专利技术实施例中基于LVDS串行总线的有源相控阵天线波束控制电路的1:本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于LVDS串行总线的有源相控阵天线波束控制电路，其特征在于，包括：设置在波束控制单元中的主控处理器FPGA以及集成在T/R组件中的LVDS串并转换电路和T/R通道控制电路；所述主控处理器FPGA和T/R通道控制电路均与LVDS串并转换电路连接；T/R通道控制电路与T/R组件中的各个T/R通道连接。2.根据权利要求1所述的基于LVDS串行总线的有源相控阵天线波束控制电路，其特征在于，所述LVDS串并转换电路包括LVDS串行数据接收器、LVDS同步时钟接收器、解串器、输出锁存单元、时序控制单元、锁相环和电源控制单元；LVDS串行数据接收器的输入端连接主控处理器FPGA的LVDS串行数据输出端；LVDS串行数据接收器的输出端依次经解串器和输出锁存单元连接各个T/R通道控制电路；LVDS同步时钟接收器的输入端连接主控处理器FPGA的LVDS同步时钟输出端；LVDS同步时钟接收器的输出端经锁相环连接时序控制单元；时序控制单元连接解串器、输出锁存单元以及各个T/R通道控制电路的同步时钟接收端。3.根据权利要求1所述的基于LVDS串行总线的有源相控阵天线波束控制电路，其特征在于，主控处理器FPGA能够控制LVDS串行数据接收器的电源控制单元，使得LVDS串行数据接收器实现低功耗工作模式。4.根据权利要求1所述的基于LVDS串行总线的有源相控阵天线波束控制电路，...

【专利技术属性】
技术研发人员：刘宁宁，杨鹏，张浩斌，甘洋，成章，刘长江，
申请(专利权)人：中国电子科技集团公司第二十九研究所，
类型：发明
国别省市：