逆导-结型栅双极型晶体管器件及其制作方法技术

本发明专利技术提供一种逆导

【技术实现步骤摘要】
逆导
‑
结型栅双极型晶体管器件及其制作方法


[0001]本专利技术涉及半导体
，具体涉及一种逆导
‑
结型栅双极型晶体管器件及其制作方法。

技术介绍

[0002]碳化硅（SiC）具有宽禁带、高临界电场、高电子饱和速度和高热导率等优点，使得SiC成为用于制作耐高温高压的大功率器件的理想材料。
[0003]常见的功率半导体器件如SBD（Schottky Barrier Diod，肖特基二极管）、MOSFET（Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管）、JFET（Junction Field Effect Transistor，结型场效应晶体管）、IGBT（Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管）均已有了相应的商业化的SiC基产品。然而，现有的功率半导体器件仍然存在一些技术问题，例如：SiC MOSFET由于SiC/SiO2界面缺陷密度过高，比Si/ SiO2界面高出约2
‑
3个数量级，导致其栅极氧化层可靠性低，并且降低了沟道电子迁移率，严重影响了器件的开关速度和耐压等级。SiC IGBT是MOSFET和BJT（Bipolar Junction Transistor，双极型晶体管）的结合，虽然由于集电极空穴的注入导致其导通电阻相较于MOSFET明显降低，但器件前级的MOSFET的栅极氧化层可靠性低，导致器件提前击穿的问题依然存在。而且，SiC IGBT没有反向续流的能力，超高的反向恢复电荷会导致器件的拖尾电流很大，大大降低了开关速度，限制了SiC IGBT在高频中的应用。
[0004]因此，提供一种逆导
‑
结型栅双极型晶体管器件及其制作方法，以解决或至少缓解上述至少一个技术问题是目前亟待解决的问题。

技术实现思路

[0005]鉴于上述技术问题，本专利技术提供一种逆导
‑
结型栅双极型晶体管器件及其制作方法，以解决或至少缓解上述功率半导体器件中存在的至少一个技术问题。
[0006]第一方面，本专利技术提供了一种逆导
‑
结型栅双极型晶体管器件，包括结型栅双极型晶体管（JGBT）和结型场效应晶体管（JFET）并联设置，逆导
‑
结型栅双极型晶体管器件的元胞结构包括：碳化硅衬底，包括交替排列的第一P+型掺杂区和N+型掺杂区，碳化硅衬底的下表面设置有集电极，第一P+型掺杂区为JGBT的衬底，N+型掺杂区为JFET的衬底；N型缓冲层，设置于碳化硅衬底的上方；N
‑
型漂移区，设置于N型缓冲层的上方，且N
‑
型漂移区顶部的两端和中间分别设置有栅极沟槽；第二P+型掺杂区，设置于栅极沟槽的底面和侧壁；栅极，设置于栅极沟槽底面的第二P+型掺杂区的上表面；N+型发射极区，设置于N
‑
型漂移区的上方，并位于第二P+型掺杂区之间；发射极，设置于N+型发射极区的上方。
[0007]可选地，第一P+型掺杂区的厚度为100
‑
500
µ
m，掺杂浓度为1
×
10
19
‑1×
10
21
cm
‑3；N+型掺杂区的厚度为100
‑
500
µ
m，掺杂浓度为1
×
10
19
‑1×
10
21
cm
‑3。
[0008]可选地，N型缓冲层的厚度为1
‑
20
µ
m，掺杂浓度为1
×
10
17
‑1×
10
20
cm
‑3。
[0009]可选地，N
‑
型漂移区的厚度为1
‑
100
µ
m，掺杂浓度为1
×
10
13
‑1×
10
17
cm
‑3。
[0010]可选地，N
‑
型漂移区顶部两端的栅极沟槽的深度为1.5
‑
40
µ
m，宽度为1
‑
25
µ
m；N
‑
型漂移区顶部中间的栅极沟槽的深度为1.5
‑
40
µ
m，宽度为2
‑
50
µ
m；第二P+型掺杂区的掺杂浓度为1
×
10
19
‑1×
10
21
cm
‑3，位于栅极沟槽的底面的第二P+型掺杂区的厚度为0.5
‑
10
µ
m，位于栅极沟槽的侧壁的第二P+型掺杂区的宽度为0.5
‑
10
µ
m。
[0011]可选地，N+型发射极区的宽度为1
‑
25
µ
m，厚度为0.5
‑
10
µ
m，掺杂浓度为1
×
10
19
‑1×
10
21
cm
‑3。
[0012]可选地，栅极、发射极以及集电极的材料为铝。
[0013]第二方面，本专利技术提供前述任一项所述逆导
‑
结型栅双极型晶体管器件的制作方法，包括以下步骤：步骤S1，选定一片P+型碳化硅衬底；步骤S2，在P+型碳化硅衬底上异质外延生长N型缓冲层；步骤S3，在P+型碳化硅衬底上刻蚀并同质外延形成N+型掺杂区，P+型碳化硅衬底包括交替排列的第一P+型掺杂区和N+型掺杂区；步骤S4，在N型缓冲层上同质外延生长N
‑
型漂移区；步骤S5，在N
‑
型漂移区顶部的两侧和中间分别刻蚀形成栅极沟槽；步骤S6，在栅极沟槽中通过离子垂直注入和侧向注入形成第二P+型掺杂区；步骤S7，在N
‑
型漂移区顶部通过离子垂直注入形成N+型发射极区；步骤S8，在栅极沟槽底面的第二P+型掺杂区的上表面沉积金属形成栅极，在N+型发射极区的上表面沉积金属形成发射极，在P+型碳化硅衬底的下表面沉积金属形成集电极。
[0014]可选的，逆导
‑
结型栅双极型晶体管器件的制作方法，包括以下步骤：步骤S1，选定一片P+型碳化硅衬底；步骤S2，在P+型碳化硅衬底上异质外延生长N型缓冲层；步骤S3，在P+型碳化硅衬底上通过干法刻蚀并同质外延形成N+型掺杂区，P+型碳化硅衬底包括交替排列的第一P+型掺杂区和N+型掺杂区；步骤S4，在N型缓冲层上同质外延生长N
‑
型漂移区；步骤S5，在N
‑
型漂移区顶部的两侧和中间分别通过干法刻蚀形成栅极沟槽；步骤S6，在栅极沟槽中通过Al离子本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种逆导
‑
结型栅双极型晶体管器件，其特征在于，包括结型栅双极型晶体管（JGBT）和结型场效应晶体管（JFET）并联设置，所述逆导
‑
结型栅双极型晶体管器件的元胞结构包括：碳化硅衬底，包括交替排列的第一P+型掺杂区和N+型掺杂区，所述碳化硅衬底的下表面设置有集电极，所述第一P+型掺杂区为所述JGBT的衬底，所述N+型掺杂区为所述JFET的衬底；N型缓冲层，设置于所述碳化硅衬底的上方；N
‑
型漂移区，设置于所述N型缓冲层的上方，且所述N
‑
型漂移区顶部的两端和中间分别设置有栅极沟槽；第二P+型掺杂区，设置于所述栅极沟槽的底面和侧壁；栅极，设置于栅极沟槽底面的所述第二P+型掺杂区的上表面；N+型发射极区，设置于所述N
‑
型漂移区的上方，并位于所述第二P+型掺杂区之间；发射极，设置于所述N+型发射极区的上方。2.根据权利要求1所述的逆导
‑
结型栅双极型晶体管器件，其特征在于，所述第一P+型掺杂区的厚度为100
‑
500
µ
m，掺杂浓度为1
×
10
19
‑1×
10
21
cm
‑3；所述N+型掺杂区的厚度为100
‑
500
µ
m，掺杂浓度为1
×
10
19
‑1×
10
21
cm
‑3。3.根据权利要求1所述的逆导
‑
结型栅双极型晶体管器件，其特征在于，所述N型缓冲层的厚度为1
‑
20
µ
m，掺杂浓度为1
×
10
17
‑1×
10
20
cm
‑3。4.根据权利要求1所述的逆导
‑
结型栅双极型晶体管器件，其特征在于，所述N
‑
型漂移区的厚度为1
‑
100
µ
m，掺杂浓度为1
×
10
13
‑1×
10
17
cm
‑3。5.根据权利要求1所述的逆导
‑
结型栅双极型晶体管器件，其特征在于，N
‑
型漂移区顶部两端的栅极沟槽的深度为1.5
‑
40
µ
m，宽度为1
‑
25
µ
m；N
‑
型漂移区顶部中间的栅极沟槽的深度为1.5
‑
40
µ
m，宽度为2
‑
50
µ
m；所述第二P+型掺杂区的掺杂浓度为1
×
10

【专利技术属性】
技术研发人员：陈显平，钱靖，
申请(专利权)人：重庆平创半导体研究院有限责任公司，
类型：发明
国别省市：