具有占空比校正器的正交时钟生成器制造技术

公开了正交时钟生成电路和技术。示例正交时钟生成器包括：同相(I)时钟生成电路，用于基于参考时钟信号生成I时钟信号，所述I时钟信号和所述参考时钟信号各自具有第一频率；正交相位(Q)时钟生成电路，用于基于所述参考时钟信号、上升时间控制信号和下降时间控制信号生成Q时钟信号，所述Q时钟信号具有所述第一频率；以及控制电路，用于基于所述I时钟信号和所述Q时钟信号生成所述上升时间控制信号和所述下降时间控制信号。降时间控制信号。降时间控制信号。

【技术实现步骤摘要】
具有占空比校正器的正交时钟生成器
[0001]相关申请的交叉引用根据35USC
§
119(e)，本申请要求于2022年2月3日提交的美国临时专利申请No.63/306,408的优先权和权益，该专利申请以其整体通过引入并入本文中。


[0002]本公开总体上涉及用于数字时钟生成的电路和技术，并且更具体地涉及正交时钟信号的生成。

技术介绍

[0003]电子设备通常采用时钟信号来进行定时和同步。例如，正交时钟可以包括同相时钟信号和正交相位时钟信号，其中正交相位时钟信号具有与同相时钟信号相同的频率和幅度，但是相位偏移了四分之一波长，换句话说，偏移了90
°
或π/2弧度。
[0004]用于生成这种正交时钟信号的电路可以被配置为对于同相和正交相位时钟信号中的每一个维持适当的占空比、幅度和频率，以及维持同相时钟信号和正交相位时钟信号之间的四分之一波长相位差。

技术实现思路

[0005]提供本
技术实现思路
是为了以简化的形式介绍下面在详细描述中进一步描述的概念的选择。本
技术实现思路
不旨在标识所要求保护的主题的关键特征或必要特征，也不旨在限制所要求保护的主题的范围。
[0006]在本公开的一些方面中，公开了用于正交时钟生成的电路和技术。示例正交时钟生成器包括：同相(I)时钟生成电路，用于基于参考时钟信号生成I时钟信号，所述I时钟信号和所述参考时钟信号各自具有第一频率；正交相位(Q)时钟生成电路，用于基于所述参考时钟信号、上升时间控制信号和下降时间控制信号生成Q时钟信号，所述Q时钟信号具有所述第一频率；以及控制电路，用于基于所述I时钟信号和所述Q时钟信号生成所述上升时间控制信号和所述下降时间控制信号。
[0007]在本公开的其它方面中，公开了用于正交时钟生成的其它电路和技术。示例正交时钟生成器包括：同相(I)时钟生成电路，用于通过延迟参考时钟信号来生成I时钟信号，所述I时钟信号和所述参考时钟信号各自具有第一频率；正交相位(Q)时钟生成电路，用于通过延迟和调整所述参考时钟信号的上升时间和下降时间来生成Q时钟信号，所述Q时钟信号具有所述第一频率并且相对于所述I时钟信号具有90
°
的相位偏移；以及控制电路，所述控制电路用于至少部分地基于所述I时钟信号和所述Q时钟信号来确定用于调整所述Q时钟信号的上升时间和下降时间的上升时间控制信号和下降时间控制信号。
[0008]在本公开的另外的方面中，公开了用于双轨正交时钟生成的电路和技术。示例双轨正交时钟生成器包括：同相(I)时钟生成电路，用于基于非反相参考时钟信号和反相参考时钟信号来生成非反相I时钟信号和反相I时钟信号，所述非反相I时钟信号、所述反相I时
钟信号、所述非反相参考时钟信号和所述反相参考时钟信号各自具有第一频率；正交相位Q时钟生成电路，其用于基于所述非反相参考时钟信号、所述反相参考时钟信号、所述非反相I时钟信号和所述反相Q时钟信号生成非反相Q时钟信号和反相Q时钟信号，其中所述非反相Q时钟信号和所述反相Q时钟信号具有所述第一频率；以及控制电路，所述控制电路用于生成用于调整所述非反相Q时钟信号和所述反相Q时钟信号的上升时间和下降时间的上升时间控制信号和下降时间控制信号，其中所述上升时间控制信号和所述下降时间控制信号是基于所述非反相I时钟信号和所述反相Q时钟信号生成的。
附图说明
[0009]本实施例是以举例的方式说明的，而不是要受附图中的图的限制。
[0010]图1A示出了常规数字分相器电路，其可以用于生成正交时钟信号。
[0011]图1B示出了图1A的数字分相器电路的输入和输出信号的时序图。
[0012]图2示出了用于生成正交时钟信号的常规延迟锁定环(DLL)电路。
[0013]图3示出了根据一些实现方式的示例正交时钟生成器。
[0014]图4示出了示例I时钟延迟电路，其可以是图3中所示的I时钟延迟电路的一个示例。
[0015]图5示出了示例Q时钟延迟电路，其可以是图3的Q时钟延迟电路中的每一个的一个示例。
[0016]图6A示出了根据一些实现方式的用于双轨正交时钟生成电路的示例正交时钟生成器。
[0017]图6B示出了用于图6A的正交时钟生成器的示例控制电路。
[0018]图7示出了根据一些实现方式的可以与图6A的双轨正交时钟生成电路一起使用的示例IQ相位检测电路。
[0019]图8示出了根据一些实现方式的图6A的双轨正交时钟生成电路的输入和输出信号的时序图。
具体实施方式
[0020]在以下描述中，阐述了许多具体细节，例如具体部件、电路和进程的示例，以提供对本公开的透彻理解。如本文所使用的术语“耦合”意指直接连接或通过一个或多个中间部件或电路连接。术语“电子系统”和“电子设备”可以互换使用，以指代能够电子地处理信息的任何系统。此外，在以下描述中并且出于解释的目的，阐述了具体命名以提供对本公开的各方面的透彻理解。然而，对于本领域技术人员将显而易见的是，可能不需要这些具体细节来实践示例实现方式。在其他实例中，以框图形式示出了公知的电路和设备，以避免模糊本公开。以下详细描述的一些部分是根据对计算机存储器内的数据位的操作的过程、逻辑块、处理和其他符号表示来呈现的。
[0021]这些描述和表示是数据处理领域的技术人员用来最有效地将他们工作的实质传达给本领域其他技术人员的手段。在本公开中，过程、逻辑块、进程等被认为是导致期望结果的步骤或指令的自洽序列。这些步骤是需要物理量的物理操纵的那些步骤。通常，尽管不是必须的，这些量采取能够在计算机系统中存储、传递、组合、比较和以其他方式操纵的电
信号或磁信号的形式。然而，应当记住，所有这些和类似的术语都将与适当的物理量相关联，并且仅仅是应用于这些量的方便标签。
[0022]除非特别说明，否则如从以下讨论中显而易见，应当理解，在整个本公开中，利用诸如“访问”、“接收”、“发送”、“使用”、“选择”、“确定”、“归一化”、“相乘”、“平均”、“监视”、“比较”、“应用”、“更新”、“测量”、“导出”等术语的讨论是指计算机系统或类似电子计算设备的动作和进程，其将表示为计算机系统的寄存器和存储器内的物理(电子)量的数据操纵并转换为类似地表示为计算机系统存储器或寄存器或其他此类信息存储、传输或显示设备内的物理量的其他数据。
[0023]在附图中，单个块可以被描述为执行一个或多个功能；然而，在实际实践中，由该块执行的一个或多个功能可以在单个部件中或跨多个部件执行，和/或可以使用硬件、使用软件或使用硬件和软件的组合来执行。为了清楚地说明硬件与软件的此可互换性，下文已大体就其功能性来描述各种说明性部件、块、模块、电路及步骤。将此类功能性实现为硬件还是软件取决于特定应用及强加于整个系统的设计约束。所属领域的技术人员可针对每一特定应用以不同方式实现所描述的功能性，但此类实现方式决策不应被解释为导致脱离本公开的范围。此外，示例输入设备可以包括除了所示出的那些部件之外的部本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种正交时钟生成器，包括：同相I时钟生成电路，其用于基于参考时钟信号生成I时钟信号，所述I时钟信号和所述参考时钟信号各自具有第一频率；正交相位Q时钟生成电路，其用于基于所述参考时钟信号、上升时间控制信号和下降时间控制信号生成Q时钟信号，所述Q时钟信号具有所述第一频率；以及控制电路，其用于基于所述I时钟信号和所述Q时钟信号生成所述上升时间控制信号和所述下降时间控制信号。2.根据权利要求1所述的正交时钟生成器，其中所述I时钟生成电路包括被配置为延迟所述参考时钟信号的延迟电路。3.根据权利要求1所述的正交时钟生成器，其中所述Q时钟生成电路包括多个Q时钟延迟单元，每个Q时钟延迟单元耦合到所述上升时间控制信号和所述下降时间控制信号。4.根据权利要求3所述的正交时钟生成器，其中每个Q时钟延迟单元包括：第一反相器，其具有输入端子、电源端子、接地端子和输出端子；第一晶体管，其具有耦合到所述上升时间控制信号的栅极端子、耦合到电源电压的源极端子和耦合到所述第一反相器的所述电源端子的漏极端子；以及第二晶体管，其具有耦合到所述下降时间控制信号的栅极端子、耦合到接地电压的源极端子和耦合到所述第一反相器的所述接地端子的漏极端子。5.根据权利要求1所述的正交时钟生成器，其中所述控制电路包括差分放大器，所述差分放大器包括：非反相输入端子，其用于接收iqout平均信号，所述iqout平均信号表示所述I时钟信号和反相Q时钟信号进行与非运算后的平均值；反相输入端子，其用于接收表示所述正交时钟生成器的电源电压的75％的信号；端子，其用于接收输出共模电压信号；反相输出，其用于提供所述下降时间控制信号；以及非反相输出，其用于提供所述上升时间控制信号。6.根据权利要求5所述的正交时钟生成器，其中所述共模信号由放大器生成，所述放大器具有用于接收表示所述电源电压的50％的恒定电压信号的反相输入、用于接收表示所述Q时钟信号的平均值的信号的非反相输入、以及用于提供所述输出共模电压信号的输出端子。7.根据权利要求1所述的正交时钟生成器，其中所述控制电路被进一步配置为至少部分地基于所述Q时钟信号的占空比与所述正交时钟生成器的电源电压的50％之间的差来确定所述上升时间控制信号和所述下降时间控制信号。8.一种正交时钟生成器，包括：同相I时钟生成电路，其用于通过延迟参考时钟信号生成I时钟信号，所述I时钟信号和所述参考时钟信号各自具有第一频率；正交相位Q时钟生成电路，其用于通过延迟和调整所述参考时钟信号的上升时间和下降时间来生成Q时钟信号，所述Q时钟信号具有所述第一频率并且相对于所述I时钟信号具有90
°
的相位偏移；以及控制电路，其用于至少部分地基于所述I时钟信号和所述Q时钟信号来确定用于调整所
述Q时钟信号的所述上升时间和下降时间的上升时间控制信号和下降时间控制信号。9.根据权利要求8所述的正交时钟生成器，其中所述Q时钟生成电路包括多个Q时钟延迟单元，每个Q时钟延迟单元耦合到所述上升时间控制信号和所述下降时间控制信号。10.根据权利要求8所述的正交时钟生成器，其中当所述上升时间控制信号增大时，所述上升时间延迟增大，并且当所述上升时间控制信号减小时，所述上升时间延迟减小。11.根据权利要求8所述的正交时钟生成器，其中当所述下降时间控制信号增大时，所述下降时间延迟减小，并且当所述下降时间控制信号减小时，所述下降时间延迟增大。12.根据权利要求8所述的正交时钟生成器，其中所述控制电路被配置为至...

【专利技术属性】
技术研发人员：C，
申请(专利权)人：辛纳普蒂克斯公司，
类型：发明
国别省市：