用于阻止非安全中断的系统和方法技术方案

提供了一种或多种计算设备、系统和/或方法。在本文提出的技术的示例中，一种系统包括处理器、第一中断源和中断阻止单元，所述第一中断源被配置为生成第一非安全中断，所述中断阻止单元被配置为响应于所述处理器在安全状态下操作而阻止所述第一非安全中断。态下操作而阻止所述第一非安全中断。态下操作而阻止所述第一非安全中断。

【技术实现步骤摘要】
用于阻止非安全中断的系统和方法

技术介绍

[0001]一些处理器支持安全和非安全状态。程序代码可以在安全状态下存储在安全存储器中并从安全存储器执行，或在非安全状态下存储在非安全存储器中并从非安全存储器执行。函数调用可以用于改变操作状态。

技术实现思路

[0002]提供本概述是为了以精简的形式介绍将在以下详细描述中进一步描述的一些概念。本
技术实现思路
并不旨在标识出所要求保护的主题的关键因素或必要特征，也不旨在用于限定所要求保护的主题的范围。
[0003]在本文提出的技术的实施例中，提供了一种系统。所述系统包括处理器、第一中断源和中断阻止单元，所述第一中断源被配置为生成第一非安全中断，所述中断阻止单元被配置为响应于所述处理器在安全状态下操作而阻止所述第一非安全中断。
[0004]在本文提出的技术的实施例中，提供了一种系统。所述系统包括用于接收第一非安全中断的单元、用于确定是否针对所述第一非安全中断启用阻止的单元、以及用于基于处理器操作模式信号并且响应于针对所述第一非安全中断启用所述阻止而阻止所述第一非安全中断的单元。
[0005]在本文提出的技术的实施例中，提供了一种方法。所述方法包括接收第一非安全中断，确定是否针对所述第一非安全中断启用阻止，以及基于处理器操作模式信号并且响应于针对所述第一非安全中断启用所述阻止而阻止所述第一非安全中断。
[0006]在本文提出的技术的实施例中，提供了一种中断阻止单元。所述中断阻止单元包括第一中断输入端口、第一中断输出端口、硬件寄存器和中断阻止逻辑，所述硬件寄存器被配置为存储与所述第一中断输入端口相关联的第一阻止标志和处理器操作模式参数，所述中断阻止逻辑被配置为响应于所述处理器操作模式参数具有第一值而将所述第一中断输入端口连接到所述第一中断输出端口，并且响应于所述处理器操作模式参数具有第二值并且所述第一阻止标志具有第一值而将所述第一中断输入端口与所述第一中断输出端口隔离。
[0007]为了实施上述和相关目的，以下描述和附图阐述了某些说明性方面和实施方式。这些仅指示可可以使用一个或多个方面的各种方式中的一些。当考虑结合附图时，根据以下详细描述，本专利技术的其他方面、优点、以及新颖特征将变得显而易见。
附图说明
[0008]图1是根据一些实施例的处理单元的示意图。
[0009]图2是根据一些实施例的中断阻止单元的示意图。
[0010]图3A
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图3C和图4A
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图4C是根据一些实施例的中断阻止逻辑的示意图。
[0011]图5是图示根据一些实施例的用于阻止非安全中断的示例方法的流程图。
[0012]图6图示了根据一些实施例的计算机可读介质的示例性实施例。
具体实施方式
[0013]现在参考附图来描述所要求保护的主题，其中，所有附图中使用相同的附图标记来指代相同的元素。在以下描述中，为解释起见，阐明了众多具体细节以提供对所要求保护的主题的全面理解。然而，很明显，所要求保护的主题可以在没有这些具体细节的情况下实施。在其他情况下，以框图形式示出了众所周知的结构和设备以便于实施描述所要求保护的主题。
[0014]应当理解，不应将对实施例的以下描述视为是限制意义。本公开的范围不旨在要由下文描述的实施例或由附图限制，其仅被视为说明性的。附图将视为是示意性表示，并且图中示出的元件不一定按比例绘制。更确切地说，表示各种元件以使得它们的功能和一般目的对于本领域技术人员变得明显。
[0015]本文中的详细描述和权利要求中的所有数值均由“约”或“大约”指示值来修饰，并且考虑了本领域普通技术人员将预期的实验误差和变化。
[0016]在支持安全和非安全状态的处理器中，重要的是在不干扰处理器操作和不引入显著延迟的情况下不管当前操作状态如何都处理中断。对于处理器在安全状态下操作和处理非安全中断的情况，寄存器可能被破坏，导致线程崩溃。提供使用监控调用(SVC)启动所有安全调用的环境降低了寄存器破坏的可能性，但是对于每个SVC和安全调用组合引入显著延迟。
[0017]根据一些实施例，当处理器处于安全状态时，在硬件中提供对于非安全中断的阻止。在安全状态下，可以基于存储在硬件寄存器中的屏蔽标志来单独地阻止非安全中断，或可以基于阻止启用信号来阻止所有非安全中断。为了启用非安全中断阻止，可以使用硬件信号、处理器状态信号或两个信号的组合。
[0018]图1是根据一些实施例的系统100的示意图。在一些实施例中，系统100包括总线102、处理器104、存储软件指令或操作的存储器106、通用输入/输出(GPIO)端口108、实时时钟(RTC)110、定时器112、输入设备114、输出设备116、通信接口118和中断阻止单元120。系统100可以包括比图1所示的部件更少的部件、附加的部件、不同的部件和/或不同的部件布置。
[0019]根据一些实施例，总线102包括允许系统100的部件当中进行通信的路径。例如，总线102可以包括系统总线、地址总线、数据总线和/或控制总线。总线102还可以包括总线驱动器、总线仲裁器、总线接口等。处理器104包括一个或多个处理器、微处理器、数据处理器、协处理器、专用集成电路(ASIC)、控制器、可编程逻辑器件、芯片组、现场可编程门阵列(FPGA)、专用指令集处理器(ASIP)、片上系统(SoC)、中央处理单元(CPU)(例如，一个或多个核)、微控制器、和/或解释和/或执行指令和/或数据的一些其他类型的部件。处理器104可以被实施为硬件(例如，微处理器等)、硬件和软件的组合(例如，SoC、ASIC等)，可以包括一个或多个存储器(例如，高速缓存等)等。
[0020]在一些实施例中，处理器104控制系统100的整体操作或(一个或多个)操作的一部分。处理器104基于操作系统和/或各种应用或计算机程序(例如，软件)执行一个或多个操作。处理器104从存储器106、从系统100的其他部件和/或从系统100外部的源(例如，网络、另一设备等)存取指令。处理器104可以基于各种技术(包括例如多线程、并行处理、管线化、交织等)执行操作和/或过程。
[0021]在一些实施例中，存储器106包括一个或多个存储器和/或一个或多个其他类型的存储介质。例如，存储器106可以包括一种或多种类型的存储器，例如，随机存取存储器(RAM)、动态随机存取存储器、高速缓存、只读存储器(ROM)、可编程只读存储器(PROM)、静态随机存取存储器(SRAM)、单列直插式存储器模块(SIMM)、双列直插式存储器模块(DIMM)、闪存和/或一些其他合适类型的存储器。存储器106可以包括硬盘、磁盘、光盘、磁光盘、固态盘、基于微机电系统(MEMS)的存储介质、基于纳米技术的存储介质和/或一些其他合适的盘。存储器106可以包括用于从存储介质读取和写入存储介质的驱动器。存储器106可以在系统100的外部和/或可从系统100移除，例如，通用串行总线(USB)记忆棒、加密狗、硬盘、大容量存储装置、离线存储装置或一些其他类型的存储本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种系统，包括：处理器；第一中断源，所述第一中断源被配置为生成第一非安全中断；以及中断阻止单元，所述中断阻止单元被配置为响应于所述处理器在安全状态下操作而阻止所述第一非安全中断。2.根据权利要求1所述的系统，其中：所述中断阻止单元被配置为响应于所述处理器在非安全状态下操作而将所述第一非安全中断提供给所述处理器。3.根据权利要求1所述的系统，包括：第二中断源，所述第二中断源被配置为生成第二非安全中断，其中，所述中断阻止单元被配置为：响应于所述处理器在所述安全状态下操作并且第一阻止标志被启用而阻止所述第一非安全中断；以及响应于第二阻止标志未被启用而将所述第二非安全中断提供给所述处理器。4.根据权利要求3所述的系统，其中，所述中断阻止单元包括：硬件寄存器，所述硬件寄存器被配置为存储所述第一阻止标志和所述第二阻止标志。5.根据权利要求1所述的系统，其中：所述处理器被配置为生成当前非安全状态信号，所述当前非安全状态信号响应于所述处理器在所述安全状态下操作而具有第一值，并且响应于所述处理器在非安全状态下操作而具有第二值；以及所述中断阻止单元被配置为响应于当前非安全状态信号具有所述第一值并且第一阻止标志被启用而阻止所述第一非安全中断。6.根据权利要求5所述的系统，其中，所述中断阻止单元包括中断阻止逻辑，所述中断阻止逻辑包括：反相器，所述反相器具有被连接以接收所述第一阻止标志的输入端；或门，所述或门具有被连接到所述反相器的输出端的第一输入端和被连接以接收所述当前非安全状态信号的第二输入端；以及与门，所述与门具有被连接到所述或门的输出端的第一输入端、被连接以接收所述第一非安全中断的第二输入端、以及被连接到所述处理器的中断端口的输出端。7.根据权利要求1所述的系统，其中，所述中断阻止单元被配置为响应于允许非安全中断参数具有第一值并且第一阻止标志被启用而阻止所述第一非安全中断；以及响应于所述允许非安全中断参数具有第二值而将所述第一非安全中断提供给所述处理器。8.根据权利要求7所述的系统，其中，所述中断阻止单元包括中断阻止逻辑，所述中断阻止逻辑包括：反相器，所述反相器具有被连接以接收所述第一阻止标志的输入端；或门，所述或门具有被连接到所述反相器的输出端的第一输入端和被连接以接收所述允许非安全中断参数的第二输入端；以及与门，所述与门具有被连接到所述或门的输出端的第一输入端、被连接以接收所述第
一非安全中断的第二输入端、以及被连接到所述处理器的中断端口的输出端。9.一种方法，包括：接收第一非安全中断；确定是否针对所述第一非安全中断启用阻止；以及基于处理器操作模式信号并且响应于针对所述第一非安全中断启用所述阻止而阻止所述第一非安全中断。10.根据权利要求9所述的方法，包括：响应于所述处理器操作模式信号指示所述处理器正在非安全状态下操作而将所述第一非安全中断传递到处理器。11.根据权利要求9所述的方法，包括：接收第二非安全中断；确定是否针对所述第二非安全中断启用阻止；以及响应于针对所述第二非安全中断未启用阻止而将所述第二非安全中断传递到处理器。12.根据权利要求11所述的方法，包括：将指示是否针对所述第一非安全中断启用阻止的第一阻止标志存储在硬件寄存器中；以及将指示是否针对所述第二非安全中断启用阻止的第二阻止标志存储在所述硬件寄存器中。13.根据权利要求9所述的方法，其中，基于处理器操作模式信号并且响应于针对所述第一非安全中断启用所述阻止而阻止所述第一...

【专利技术属性】
技术研发人员：J，
申请(专利权)人：赛普拉斯半导体公司，
类型：发明
国别省市：