一种基于全相关半概率计算的LDPC校验节点计算装置及方法制造方法及图纸

本发明专利技术公开了一种基于全相关半概率计算的LDPC校验节点计算装置及方法，该装置包括输入计算电路和选择输出电路，所述输入计算电路包括多个与门电路、或门电路和计算器，所述与门电路、或门电路和计算器依次连接，输出最小值min的min_bits数据以及近似次小值min2的min2_bits数据，作为选择输出电路的输入，所述选择输出电路包括比较器和选择器，所述比较器接入输入信号dc以及min_bits数据，并输入控制信号至选择器，所述选择器选择输出min_bits数据或min2_bits数据。本发明专利技术采用近似方式求取绝对值中的次小值，符号位计算方式与常规结构一致，在校验节点dc较大时，资源更优。资源更优。资源更优。

【技术实现步骤摘要】
一种基于全相关半概率计算的LDPC校验节点计算装置及方法


[0001]本专利技术涉及LDPC校验节点计算
，尤其涉及一种基于全相关半概率计算的LDPC校验节点计算装置及方法。

技术介绍

[0002]基于最小和算法的LDPC译码算法流程如下：
[0003]步骤1.对变量节点到校验节点传递的L(q
nm
)进行初始化，如式：
[0004]L
(0)
(q
nm
)＝L(P
n
)，(1
‑
1)；
[0005]步骤2.对校验节点c
m
到变量节点v
n
传递的对数域消息L(r
nm
)进行更新，如式：
[0006][0007]步骤3.对变量节点v
n
到校验节点c
m
传递的概率域消息L(q
nm
)进行更新，如式：
[0008][0009]步骤4.更新所有的L(q
n
)，如式：
[0010][0011]若L(q
n
)>0，则译为0，否则译为1；
[0012]步骤5.迭代中止条件判断。一般当迭代达到最大次数或者时，停止迭代，执行步骤6。否则返回步骤2继续执行；
[0013]步骤6.根据码率，对进行截取输出原始信息，译码完成。
[0014]本申请校验节点计算，即对应式(1
‑
2)，以变量节点往校验节点传输的信息基础，求取不同集合中数据的符号相乘和数据的绝对值中的最小值。
[0015]概率计算的相关技术：当序列之间相关性趋向于最小或最大值，一些复杂的运算，可以转化为简单的与门、或门、或者异或门进行计算，可以大大减少计算量，具体列表如下：
[0016]表1概率计算表
[0017]；
[0018]其中，SCC即指的x和y之间的数据相关性；0表示，x和y之间无相关性；+1表示，x与y
之间相关性最大，即x与y全相关；基于概率计算的LDPC校验节点计算单元，即利用数据之间的全相关特性，简化绝对值的最小值计算量，通过与门代替最小值的计算过程。
[0019]常规的基于全相关概率计算的LDPC译码装置结构如图1所示，其中，CNU即为其中的校验节点计算单元。
[0020]常规的基于全相关的LDPC译码校验节点装置结构如图2、图3和图4所示，其中，图2中描述了，全相关概率计算中，校验节点的计算架构，由图4可知，计算的复杂度为dc*(dc
‑
1).当dc较大时，计算复杂度呈指数级增长，限制了概率计算在某些dc较大场景的LDPC矩阵的应用，其中，dc为H矩阵中行的权重。

技术实现思路

[0021]本专利技术的目的是提供一种基于全相关半概率计算的LDPC校验节点计算装置及方法，以解决随着校验节点度的增加，硬件实现复杂度成指数增长的技术问题。
[0022]本专利技术的目的是采用以下技术方案实现的：一种基于全相关半概率计算的LDPC校验节点计算装置，包括输入计算电路和选择输出电路，所述输入计算电路包括多个与门电路、或门电路和计算器，所述与门电路、或门电路和计算器依次连接，输出最小值min的min_bits数据以及近似次小值min2的min2_bits数据，作为选择输出电路的输入，所述选择输出电路包括比较器和选择器，所述比较器接入输入信号dc以及min_bits数据，并输入控制信号至选择器，所述选择器选择输出min_bits数据或min2_bits数据。
[0023]进一步的，所述输入计算电路包括第一与门电路和第二与门电路，所述第一与门电路通过或门电路与第一计算器相连接，通过第三与门电路与第二计算器相连接；所述第二与门电路通过或门电路与第一计算器相连接，通过第三与门电路与第二计算器相连接。
[0024]进一步的，所述第一计算器的输出端输出min_bits数据，所述min_bits数据为最小值min的bit流中1的数量；所述第二计算器的输出端输出min2_bits数据，所述min2_bits数据为近似次小值min2的bit流中1的数量。
[0025]进一步的，所述选择输出电路的数量与输入信号dc的大小相同，且每个选择输出电路的结构相同，所述输入信号dc为H矩阵中行的权重。
[0026]进一步的，所述选择输出电路包括比较器和选择器，所述比较器的输入端接入min_bits数据和输入信号dc，所述输入信号dc与比较器之间还设置有计算器；所述选择器的数据输入端接入min_bits数据和min2_bits数据，所述选择器的控制端与比较器的输出端相连接。
[0027]一种基于全相关半概率计算的LDPC校验节点计算方法，包括如下步骤：
[0028]S1：将输入信号dc中的一部分输入第一与门电路，并求取其中的最小值，得到half_min0；另一部分输入第二与门电路，并求取其中的最小值，得到half_min1；
[0029]S2：分别求取half_min0和half_min1中的最小值min和最大值min2；
[0030]S3：分别将最小值min和最大值min2的单bit流转换成多位宽的数值min_bits和min2_bits；
[0031]S4：将min_bits和min2_bits输入选择输出电路，根据输入信号dc与min_bits的大小关系，输出结果。
[0032]进一步的，所述输入信号dc中的数据全相关。
[0033]进一步的，将half_min0和half_min1输入第三与门电路，输出最小值min；将half_min0和half_min1输入或门电路，输出最大值min2，所述最大值min2为输入信号dc中的次小值。
[0034]进一步的，步骤S4具体为：当输入信号dc中的数据等于min_bits时，选择min2_bits输出；当输入信号dc中的数据不等于min_bits时，选择min_bits输出。
[0035]本专利技术的有益效果在于：本专利技术采用近似方式求取绝对值中的次小值，符号位计算方式与常规结构一致，在校验节点dc较大时，资源更优。
附图说明
[0036]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
[0037]图1为常规基于全相关概率计算的LDPC译码装置结构示意图；
[0038]图2、图3、图4为常规基于全相关的LDPC译码校验节点装置结构示意图；
[0039]图5为本专利技术结构示意图。
具体实施方式
[0040]为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于全相关半概率计算的LDPC校验节点计算装置，其特征在于，包括输入计算电路和选择输出电路，所述输入计算电路包括多个与门电路、或门电路和计算器，所述与门电路、或门电路和计算器依次连接，输出最小值min的min_bits数据以及近似次小值min2的min2_bits数据，作为选择输出电路的输入，所述选择输出电路包括比较器和选择器，所述比较器接入输入信号dc以及min_bits数据，并输入控制信号至选择器，所述选择器选择输出min_bits数据或min2_bits数据。2.如权利要求1所述的一种基于全相关半概率计算的LDPC校验节点计算装置，其特征在于，所述输入计算电路包括第一与门电路和第二与门电路，所述第一与门电路通过或门电路与第一计算器相连接，通过第三与门电路与第二计算器相连接；所述第二与门电路通过或门电路与第一计算器相连接，通过第三与门电路与第二计算器相连接。3.如权利要求2所述的一种基于全相关半概率计算的LDPC校验节点计算装置，其特征在于，所述第一计算器的输出端输出min_bits数据，所述min_bits数据为最小值min的bit流中1的数量；所述第二计算器的输出端输出min2_bits数据，所述min2_bits数据为近似次小值min2的bit流中1的数量。4.如权利要求3所述的一种基于全相关半概率计算的LDPC校验节点计算装置，其特征在于，所述选择输出电路的数量与输入信号dc的大小相同，且每个选择输出电路的结构相同，所述输入信号dc为H矩阵中行的权重。5.如权利要求4所述的一种基于全相关半概率计算的LDPC校验节点计算装置，其特征在于，所述选择输出电路包括比较器和选择器，所述比较器的输入端接入min_bits数据和输入信号d...

【专利技术属性】
技术研发人员：刘齐，
申请(专利权)人：四川创智联恒科技有限公司，
类型：发明
国别省市：