用于集成电路的逻辑单元、集成电路及其设计方法技术

提供一种用于集成电路的逻辑单元、集成电路及其设计方法。逻辑单元中，P型半导体和N型半导体中的一个位于第一半导体区；另一个位于第二半导体区；第一电压连接部和第二电压连接部均沿第一方向延伸且分别将第一半导体区和第一电压、电连接第二半导体区和第二电压电连接；至少一个第一晶体管和至少一个第二晶体管均具有鳍式晶体管结构且分别位于第一晶体管区和第二晶体管区，至少一个栅连接部位于栅连接区并分别引出沿第二方向延伸的至少一个第一晶体管的栅极和至少一个第二晶体管的栅极；第一晶体管区和第二晶体管区沿第三方向的正投影分别与第一半导体区和第二半导体区沿第三方向的正投影至少部分重叠，第一方向、第二方向和第三方向两两相交。方向和第三方向两两相交。方向和第三方向两两相交。

【技术实现步骤摘要】
用于集成电路的逻辑单元、集成电路及其设计方法


[0001]本公开涉及显示
，具体而言，涉及一种用于集成电路的逻辑单元、集成电路和集成电路的设计方法。

技术介绍

[0002]在模拟集成电路设计中，会根据电路的功耗、速度等要求，设计出一套标准单元库，以搭建形成集成电路版图库，该版图库的设计要求不仅需要保证单个逻辑单元的设计规则正确，还要保证在逻辑单元拼接时的设计规则正确。
[0003]然而，随着鳍式场效应晶体管(Fin Field
‑
Effect Transistor，finfet)的发展，工艺引入更多的掩模层的同时也引入了更多的设计规则，双层掩模技术(Double Pattern Technology，DPT)的应用，使得金属层(metal layer)的设计规则也变得更加复杂，出现了一些新的设计规则需求，使得模拟版图工程师在处理逻辑单元时需要付出较多时间去处理新引入的设计规则。

技术实现思路

[0004]为了解决上述问题的至少一个方面，本公开实施例提供一种用于集成电路的逻辑单元、集成电路和集成电路的设计方法。
[0005]在一个方面，提供一种用于集成电路的逻辑单元，上述逻辑单元包括：第一半导体区，P型半导体和N型半导体中的一个位于上述上述第一半导体区；第二半导体区，P型半导体和N型半导体中的另一个位于上述上述第二半导体区；第一电压连接部，上述第一电压连接部用于电连接上述第一半导体区与第一电压；第二电压连接部，上述第二电压连接部用于电连接上述第二半导体区与第二电压；第一晶体管区，至少一个第一晶体管位于上述第一晶体管区；第二晶体管区，至少一个第二晶体管位于上述第二晶体管区；栅连接区，至少一个栅连接部位于上述栅连接区，其中，上述至少一个第一晶体管具有鳍式晶体管结构，上述至少一个第二晶体管具有鳍式晶体管结构，上述至少一个第一晶体管的栅极和上述至少一个第二晶体管的栅极均沿第二方向延伸，上述第一电压连接部和上述第二电压连接部均沿第一方向延伸，第一方向和第二方向相交；上述至少一个栅连接部用于分别引出上述至少一个第一晶体管的栅极和上述至少一个第二晶体管的栅极；上述第一晶体管区沿第三方向的正投影与上述第一半导体区沿第三方向的正投影至少部分重叠，上述第二晶体管区沿第三方向的正投影与上述第二半导体区沿第三方向的正投影至少部分重叠，第三方向垂直于第一方向和第二方向两者；以及上述第一电压连接部、上述第一晶体管区、上述栅连接区、上述第二晶体管区和上述第二电压连接部沿第二方向顺序排列。
[0006]根据一些示例性的实施例，上述第一晶体管区的尺寸被设计为适于设置2～6个鳍；和/或，上述第二晶体管区的尺寸被设计为适于设置2～6个鳍。
[0007]根据一些示例性的实施例，上述逻辑单元还包括多个第一金属走线，至少一个上述第一金属走线用于电连接上述第一连接部和上述第一电压，至少另一个上述第一金属走
线用于电连接上述第二连接部和上述第二电压；上述逻辑单元还包括多个第二金属走线，上述多个第二金属走线用于引出上述至少一个第一晶体管和上述至少一个第二晶体管的至少一个电极；以及上述第一金属走线的线宽大于第二金属走线的线宽。
[0008]在另一方面，提供一种集成电路，上述集成电路包括多个逻辑单元，上述多个逻辑单元拼接形成集成电路，上述多个逻辑单元中的至少一个为如上上述的逻辑单元。
[0009]根据一些示例性的实施例，上述多个逻辑单元包括第一逻辑单元和多个第二逻辑单元，上述第一逻辑单元位于上述集成电路的中间区域，上述多个第二逻辑单元在第一方向上位于上述第一逻辑单元的两侧，上述多个第二逻辑单元用于结束上述至少一个第一晶体管和上述至少一个第二晶体管的有源区在第一方向上的延伸并使得上述集成电路在第一方向上满足设计规则。
[0010]根据一些示例性的实施例，上述多个逻辑单元还包括多个第三逻辑单元，上述多个第三逻辑单元在第二方向上位于上述第一逻辑单元的两侧，上述多个第三逻辑单元用于结束上述至少一个第一晶体管和上述至少一个第二晶体管的栅极在第二方向上的延伸并使得上述集成电路在第二方向上满足设计规则。
[0011]根据一些示例性的实施例，上述多个逻辑单元还包括多个第四逻辑单元，上述多个第四逻辑单元中的一个在第一方向上位于上述第一逻辑单元与一个上述第二逻辑单元之间，上述多个第四逻辑单元中的另一个在第一方向上位于上述第一逻辑单元与另一个上述第二逻辑单元之间；上述第一逻辑单元和上述第二逻辑单元中的晶体管具有不同的阈值电压，上述第四逻辑单元用于过渡上述上述第一逻辑单元和上述第二逻辑单元中的晶体管之间不同的阈值电压。
[0012]根据一些示例性的实施例，上述集成电路包括多个第一逻辑单元，上述多个第一逻辑单元中的两个逻辑单元在第一方向上彼此拼接，上述两个逻辑单元中的晶体管具有相同的阈值电压，上述两个逻辑单元共用一个栅极；和/或，
[0013]上述集成电路包括多个第一逻辑单元，上述多个第一逻辑单元中的两个逻辑单元在第一方向上彼此拼接，上述两个逻辑单元中的晶体管具有不同的阈值电压，上述两个逻辑单元中邻近的两个栅极间隔设置。
[0014]根据一些示例性的实施例，上述集成电路包括多个第一逻辑单元，上述多个第一逻辑单元中的两个逻辑单元在第二方向上彼此拼接，上述两个逻辑单元共用第一连接部或第二连接部；上述两个逻辑单元相对于对称轴线对称布置，上述对称轴线沿第一方向延伸且延伸穿过共用的第一连接部或第二连接部。
[0015]在又一方面，提供一种集成电路的设计方法，上述方法包括：提供逻辑单元库，其中，上述逻辑单元库包括多个逻辑单元，上述多个逻辑单元中的至少一个为如上上述的逻辑单元；以及从上述逻辑单元库中选择多个逻辑单元，拼接上述多个逻辑单元以形成集成电路。
[0016]根据本公开实施例，通过采用本公开的实施例提供的布局方式，有利于提高绘制集成电路版图的效率，可以减少修复设计规则违例的时间，且有利于缩小器件、逻辑单元的拼接距离，进而可以提高集成电路版图的面积利用率。
附图说明
[0017]通过下文中参照附图对本公开所作的描述，本公开的其它目的和优点将显而易见，并可帮助对本公开有全面的理解。
[0018]图1是根据本公开的实施例的逻辑单元的平面示意图；
[0019]图2是根据本公开的实施例的逻辑单元的包括第一金属走线和第二金属走线的平面示意图；
[0020]图3是根据本公开的实施例的集成电路的平面示意图；
[0021]图4是根据本公开的实施例的集成电路的多个第一逻辑单元在第一方向上有重叠拼接的平面示意图；
[0022]图5是根据本公开的实施例的集成电路的多个第一逻辑单元在第一方向上无重叠拼接的平面示意图；
[0023]图6是根据本公开的实施例的集成电路的多个第一逻辑单元在第二方向上有重叠拼接的平面示意图；以及
[0024]图7是根据本公开的实施例的集成电路的设计方法的流程图。
[0025]需要注意的是，为了清晰起见，在用于本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于集成电路的逻辑单元，其特征在于，所述逻辑单元包括：第一半导体区，P型半导体和N型半导体中的一个位于所述第一半导体区；第二半导体区，P型半导体和N型半导体中的另一个位于所述第二半导体区；第一电压连接部，所述第一电压连接部用于电连接所述第一半导体区与第一电压；第二电压连接部，所述第二电压连接部用于电连接所述第二半导体区与第二电压；第一晶体管区，至少一个第一晶体管位于所述第一晶体管区；第二晶体管区，至少一个第二晶体管位于所述第二晶体管区；栅连接区，至少一个栅连接部位于所述栅连接区，其中，所述至少一个第一晶体管具有鳍式晶体管结构，所述至少一个第二晶体管具有鳍式晶体管结构，所述至少一个第一晶体管的栅极和所述至少一个第二晶体管的栅极均沿第二方向延伸，所述第一电压连接部和所述第二电压连接部均沿第一方向延伸，第一方向和第二方向相交；所述至少一个栅连接部用于分别引出所述至少一个第一晶体管的栅极和所述至少一个第二晶体管的栅极；所述第一晶体管区沿第三方向的正投影与所述第一半导体区沿第三方向的正投影至少部分重叠，所述第二晶体管区沿第三方向的正投影与所述第二半导体区沿第三方向的正投影至少部分重叠，第三方向垂直于第一方向和第二方向两者；以及所述第一电压连接部、所述第一晶体管区、所述栅连接区、所述第二晶体管区和所述第二电压连接部沿第二方向顺序排列。2.根据权利要求1所述的逻辑单元，其特征在于，所述第一晶体管区的尺寸被设计为适于设置2～6个鳍；和/或，所述第二晶体管区的尺寸被设计为适于设置2～6个鳍。3.根据权利要求1所述的逻辑单元，其特征在于，所述逻辑单元还包括多个第一金属走线，至少一个所述第一金属走线用于电连接所述第一连接部和所述第一电压，至少另一个所述第一金属走线用于电连接所述第二连接部和所述第二电压；所述逻辑单元还包括多个第二金属走线，所述多个第二金属走线用于引出所述至少一个第一晶体管和所述至少一个第二晶体管的至少一个电极；以及所述第一金属走线的线宽大于第二金属走线的线宽。4.一种集成电路，其特征在于，所述集成电路包括多个逻辑单元，所述多个逻辑单元拼接形成集成电路，所述多个逻辑单元中的至少一个为如权利要求1～3中任一项所述的逻辑单元。5.根据权利要求4所述的集成电路，其特征在于，所述多个逻辑单元包括第一逻辑单元和多个第...

【专利技术属性】
技术研发人员：张永贵，
申请(专利权)人：北京奕斯伟计算技术股份有限公司，
类型：发明
国别省市：