决策反馈均衡抽头以及相关装置和方法制造方法及图纸

本发明专利技术公开了决策反馈均衡(DFE)抽头以及相关装置和方法。一种装置包括第一电控开关、第二电控开关以及一个或多个延迟元件。第一电控开关接收历史位并选择性地将该历史位提供给DFE抽头电路的第一晶体管的栅极端子。第二电控开关接收互补历史位并选择性地将该互补历史位提供给DFE抽头电路的第二晶体管的第二栅极端子。该一个或多个延迟元件响应于一个或多个数据积聚时钟信号而提供一个或多个经延迟数据积聚时钟信号。互补经延迟数据积聚时钟信号控制第一电控开关和第二电控开关的切换。信号控制第一电控开关和第二电控开关的切换。信号控制第一电控开关和第二电控开关的切换。

【技术实现步骤摘要】
【国外来华专利技术】决策反馈均衡抽头以及相关装置和方法
[0001]优先权声明
[0002]本专利申请依据35U.S.C.
§
119(e)要求2020年11月25日提交的并且名称为“ULTRA HIGH
‑
SPEED TAP FOR DECISION FEEDBACK EQUALIZERS(DFE)WITH A CURRENT INTEGRATING SUMMER”的美国临时专利申请63/198,958号的权益，该美国临时专利申请的全部公开内容据此以引用方式并入本文。


[0003]本公开整体涉及决策反馈均衡(DFE)抽头，并且更具体地涉及复位或相当于半唤醒DFE抽头的启用状态之间的状态。

技术介绍

[0004]对于超高速链路，长距离信道应用在尼奎斯特(Nyquist)频率处具有非常高的损耗，这导致严重的符号间干扰(ISI)，导致闭眼。此类链路的接收器依赖于决策反馈均衡(DFE)来消除这种ISI并打开眼睛。然而，DFE设计的困难在于具有直接反馈的抽头的定时闭合，特别是在相对高的数据速率(例如，32吉比特每秒(GBPS))下。
[0005]虽然可以通过遵循循环展开架构来处理第一抽头的定时闭合的问题，但是循环展开架构以附加的面积和功率为代价。在使用循环展开架构来解决第一抽头的定时闭合的情况下，在相对高的数据速率下闭合第二抽头的定时也可能是具有挑战性的。遵循与第一抽头相同的用于闭合第二抽头的定时的方法(例如，循环展开架构)可能导致求和器电路的硬件、功率和寄生电容的进一步增加。因此，可以使用直接反馈来闭合第二抽头，从而遇到上面指示的定时困难。
[0006]理论上，具有当前积聚求和器的四分之一速率DFE架构的第二柱光标位在积聚开始之前的一个单位间隔(1UI)或在采样时刻之前的2UI是可用的，其中对于32Gbps，1UI＝31.25微微秒。在实施过程中，由于电路延迟，第二柱光标位仅在数据积聚开始之后可用于求和器，这留下非常小的时间窗口，在该时间窗口内抽头必须可靠地起作用，并且因此非常具有挑战性。因此，对于高数据速率应用，可能希望使用以非常高的速度操作的抽头。然而，设计高速TAP是一个挑战。在高数据速率下，抽头可以在小的持续时间内工作。如果抽头不够快，则历史位可能需要在时间上更早到达，或者太迟到达。
附图说明
[0007]虽然本公开以特别指出并清楚地要求保护具体示例的权利要求书作为结尾，但当结合附图阅读时，通过以下描述可更容易地确定本公开范围内的示例的各种特征和优点，在附图中：
[0008]图1是根据一些示例的通信系统的框图；
[0009]图2是根据一些示例的图1的接收器的DFE抽头的电路示意图；
[0010]图3是示出图2的抽头的信号的信号时序图；
[0011]图4是根据一些示例的复位柱采样器路径400的电路示意图；并且
[0012]图5是示出根据一些示例的控制DFE抽头电路的方法的流程图。
具体实施方式
[0013]在以下具体实施方式中，参考了形成本公开的一部分的附图，并且在附图中以举例的方式示出了可以实践本公开的示例中的具体示例。充分详细地描述了这些示例，以使本领域的普通技术人员能够实践本公开。然而，可利用本文已启用的其他示例，并且可在不脱离本公开的范围的情况下进行结构、材料和流程变化。
[0014]本文所呈现的图示并不旨在为任何特定方法、系统、设备或结构的实际视图，而仅仅是用于描述本公开的示例的理想化表示。在一些情况下，为了读者的方便，各附图中的类似结构或部件可保持相同或相似的编号；然而，编号的相似性并不一定意味着结构或部件在尺寸、组成、构造或任何其他属性方面是相同的。
[0015]以下描述可以包括示例以帮助本领域的普通技术人员实践本专利技术所公开的示例。术语“示例性”、“比如”和“例如”的使用意味着相关描述是说明性的，并且虽然本公开的范围旨在涵盖示例和法律等同形式，但使用此类术语并不旨在将示例或本公开的范围限制于指定的部件、步骤、特征、功能等。
[0016]应当容易理解，如本文一般所述并且在附图中示出的示例的部件可被布置和设计成多种不同的配置。因此，对各种示例的以下描述并不旨在限制本公开的范围，而是仅代表各种示例。虽然这些示例的各个方面可在附图中给出，但附图未必按比例绘制，除非特别指明。
[0017]此外，所示出和描述的特定实施方式仅为示例，并且不应理解为实施本公开的唯一方式，除非本文另外指明。元件、电路和功能可以框图形式示出，以便不以不必要的细节模糊本公开。相反，所示出和描述的特定实施方式仅为示例性的，并且不应理解为实施本公开的唯一方式，除非本文另外指明。另外，块定义和各个块之间逻辑的分区是特定实施方式的示例。对于本领域的普通技术人员将显而易见的是，本公开可通过许多其他分区解决方案来实践。在大多数情况下，已省略了关于定时考虑等的细节，其中此类细节不需要获得本公开的完全理解，并且在相关领域的普通技术人员的能力范围内。
[0018]本领域的普通技术人员将会理解，可使用多种不同技术和技法中的任何一者来表示信息和信号。为了清晰地呈现和描述，一些附图可以将信号示出为单个信号。本领域的普通技术人员应当理解，信号可表示信号总线，其中总线可具有多种位宽度，并且本公开可在包括单个数据信号在内的任意数量的数据信号上实现。
[0019]结合本文所公开的示例描述的各种示例性逻辑块、模块和电路可以用通用处理器、专用处理器、数字信号处理器(DSP)、集成电路(IC)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑设备、分立栅极或晶体管逻辑部件、分立硬件部件或设计成实施本文所描述的功能的其任何组合来实现或实施。通用处理器(在本文还可以称为“主机处理器”或简称“主机”)可以是微处理器，但在替代方案中，该处理器可以是任何常规的处理器、控制器、微控制器或状态机。处理器也可实现为计算设备的组合，诸如DSP和微处理器的组合、多个微处理器、与DSP核心结合的一个或多个微处理器或任何其他此类配置。在包括处理器的通用计算机用于执行与本公开的示例相关的计算指令(例如，软件代码)时，
该通用计算机被认为是专用计算机。
[0020]示例可以根据被描绘为流程图、流程示意图、结构图或框图的过程来描述。虽然流程图可将可操作动作描述为连续过程，但是这些动作中的许多动作可按照另一序列、并行地或基本上同时地执行。此外，可重新安排动作的顺序。本文中的过程可对应于方法、线程、函数、过程(procedure)、子例程、子程序、其他结构或它们的组合。此外，本文公开的方法可通过硬件、软件或这两者来实施。如果在软件中实现，这些函数可作为一个或多个指令或代码存储或传输到计算机可读介质上。计算机可读介质包括计算机存储介质和通信介质两者，该通信介质包括有利于将计算机程序从一个位置传递到另一个位置的任何介质。
[0021]使用诸如“第一”、“第二”等名称对本文的元件的任何引用不限制那些元件的数量或顺序，除非明确陈述此类限制本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种装置，包括：第一电控开关，所述第一电控开关用于接收历史位并选择性地将所述历史位作为经延迟历史位提供给决策反馈均衡(DFE)抽头电路的第一晶体管的栅极端子；第二电控开关，所述第二电控开关用于接收互补历史位并选择性地将所述互补历史位作为经延迟互补历史位提供给所述DFE抽头电路的第二晶体管的栅极端子；和一个或多个延迟元件，所述一个或多个延迟元件用于响应于一个或多个数据积聚时钟信号而提供一个或多个经延迟数据积聚时钟信号，所述一个或多个经延迟数据积聚时钟信号的互补经延迟数据积聚时钟信号用于控制所述第一电控开关和所述第二电控开关的切换。2.根据权利要求1所述的装置，其中所述一个或多个延迟元件包括：一个或多个第一延迟元件，所述一个或多个第一延迟元件用于响应于所述一个或多个数据积聚时钟信号中的数据积聚时钟信号来提供所述一个或多个经延迟数据积聚时钟信号中的经延迟数据积聚时钟信号；和一个或多个第二延迟元件，所述一个或多个第二延迟元件用于响应于互补数据积聚时钟信号而提供所述互补经延迟数据积聚时钟信号。3.根据权利要求2所述的装置，包括：共模电压电位节点；第三电控开关，所述第三电控开关从所述共模电压电位节点电连接到所述第一晶体管的所述栅极端子；和第四电控开关，所述第四电控开关从所述共模电压电位节点电连接到所述第二晶体管的所述栅极端子，所述经延迟数据积聚时钟信号用于控制所述第三电控开关和所述第四电控开关的切换。4.根据权利要求3所述的装置，所述经延迟数据积聚时钟信号用于控制所述第三电控开关和所述第四电控开关的切换，以在所述DFE抽头电路的复位状态期间将所述共模电压电位节点电连接到所述第一晶体管的所述栅极端子和所述第二晶体管的所述栅极端子。5.根据权利要求4所述的装置，其中所述历史位和所述互补历史位在所述DFE抽头电路的所述复位状态期间切换逻辑状态。6.根据权利要求2所述的装置，其中所述数据积聚时钟信号与数据采样时钟信号基本上九十度相差。7.根据权利要求1所述的装置，其中所述一个或多个延迟元件包括逻辑门串以延迟所述一个或多个数据积聚时钟信号。8.根据权利要求1所述的装置，包括所述DFE抽头电路，所述DFE抽头电路包括：第一共模电流源；第二共模电流源；第一下拉电流源；第二下拉电流源；第一对晶体管，所述第一对晶体管包括从所述第一共模电流源电连接到所述第一下拉电流源的所述第一晶体管中的一个晶体管和从所述第二共模电流源电连接到所述第一下拉电流源的所述第二晶体管中的一个晶体管；和
第二对晶体管，所述第二对晶体管包括从所述第二共模电流源电连接到所述第二下拉电流源的所述第一晶体管中的另一个晶体管和从所述第一共模电流源电连接到所述第二下拉电流源的所述第二晶体管中的另一个晶体管。9.根据权利要求8所述的装置，包括：第一输出节点，所述第一输出节点电连接在所述第一共模电流源与所述第一晶体管中的所述一个晶体管之间；和第二输出节点，所述第二输出节点电连接在所述第二共模电流源与所述第一晶体管中的所述另一个晶体...

【专利技术属性】
技术研发人员：R，
申请(专利权)人：微芯片技术股份有限公司，
类型：发明
国别省市：