减轻毛刺的时间交织电路制造技术

本公开的实施例涉及具有减轻的毛刺的时间交织电路。提供一种时间交织电路以减轻毛刺。第一加载级输出表示第一序列化数据的第一数据。第二加载级生成第二序列化数据。第二加载级接收有第一加载级输出的第一数据。响应于具有第一状态的第一数据，时间交织电路反转第二序列化数据以生成表示第二序列化数据的第二数据。响应于具有第二状态的第一数据，时间交织电路在不反转第二序列化数据的情况下输出第二数据。互斥析取逻辑接收第二数据并对第一数据和第二数据进行运算以产生输出数据。一数据和第二数据进行运算以产生输出数据。一数据和第二数据进行运算以产生输出数据。

【技术实现步骤摘要】
减轻毛刺的时间交织电路


[0001]本公开涉及一种时间交织电路，并且具体地，涉及一种减轻其输出数据中的毛刺的时间交织电路。

技术介绍

[0002]时间交织器通常使用相对于彼此同步的时钟信号进行操作。时钟信号的时序未对准导致在时间交织器的输出数据中引入毛刺。毛刺可能在输出数据中显现为向不同状态的短暂转换。转换的持续时间可能短于输出数据以之计时的时钟信号的持续时间。例如，持续时间可能是时钟信号持续时间的十分之一或五分之一。

技术实现思路

[0003]本公开提供一种减轻毛刺的时间交织电路。该时间交织电路包括两个加载级，每个加载级将数据序列化并且输出序列化数据。使用互补时钟信号或相位彼此分开的时钟信号来操作两个加载级。时间交织电路包括输出级，其进一步序列化由两个加载级输出的数据。输出级停止使用时钟信号或选择信号来序列化数据。
[0004]输出级利用加载级的数据非同时改变状态这一事实来序列化加载级的数据。加载级的时钟信号被分相，并且相应地，加载级的数据的状态改变也被分相。当由加载级提供的数据之一改变状态时，输出级改变其输出数据。
[0005]输出级包括互斥析取逻辑。当第二加载级的状态为逻辑0时，互斥析取逻辑缓冲第一加载级的数据，并且当第二加载级的状态为逻辑1时，互斥析取逻辑反转第一加载级的数据。为了中和或逆转该反转，每个加载级包括互斥析取逻辑，互斥析取逻辑对该级的数据进行预反转或预缓冲操作。因此，数据反转两次或者被缓冲两次，并且数据的状态保持不变。
附图说明
[0006]图1示出了时间交织电路。
[0007]图2示出了参考图1描述的时间交织电路的时序图。
[0008]图3示出了根据一个实施例的时间交织电路。
[0009]图4示出了参考图3描述的时间交织电路的时序图。
[0010]图5示出了根据一个实施例的包括三个加载级的时间交织电路。
[0011]图6示出了参考图5描述的时间交织电路的时序图。
[0012]图7示出了根据一个实施例的级联的时间交织电路。
具体实施方式
[0013]图1示出了时间交织电路100。时间交织电路100包括第一和第二并行到串行加载级102a、102b和输出多路复用器104。输出多路复用器104具有分别被耦合到第一和第二级102a、102b的输出的第一和第二输入。输出多路复用器104具有输出，时间交织电路100通过
该输出来提供输出数据(Dout)。输出多路复用器104具有选择输入，输出多路复用器104通过该选择输入来接收输出选择信号(SEL)。输出选择信号(SEL)指示输出多路复用器104是要输出通过第一输入接收的数据还是通过第二输入接收的数据。
[0014]第一和第二加载级102a、102b在时钟信号的不同相位处进行操作。每个加载级102具有分别被耦合到多条数据线的多个输入。例如，多条数据线可以各自被耦合到向总线(诸如移动工业处理器接口(MIPI)I3C或SenseWire总线)供应数据的相应设备。时间交织电路100可以通过多条数据线从设备接收多个数据，并且为总线提供输出数据(Dout)。加载级102通过多个输入并行地接收数据，并且将该数据序列化，并且将该数据输出到输出多路复用器104。具体地，第一加载级102a序列化多条第一数据线D0、D2、D4、D6的数据。
[0015]第二加载级102b序列化多条第二数据线D1、D3、D5、D7的数据。
[0016]第一加载级102a包括多个触发器106a、106b、106c、106d。触发器106a、106b、106c、106d可以各自是任何锁存器、边沿触发位存储设备或电平触发位存储设备。多个触发器106a、106b、106c、106d包括最后一个触发器106a、一个或多个中间触发器106b、106c和第一触发器106d。尽管在每个加载级102a、102b中示出了四个触发器，但是一个级可以使用任何数目的触发器。然而，要注意的是，关于加载级102a、102b，使用了不止一个触发器来序列化数据。如果加载级102a、102b具有一个触发器，则电路100对数据进行序列化通过输出多路复用器104来执行。
[0017]第一加载级102a包括多个多路复用器108a、108b、108c，这些多路复用器分别与多个触发器中的最后一个触发器106a和一个或多个中间触发器106b、106c相关联。由于在第一触发器106d处不执行数据线之间的选择这一事实，第一触发器106d不与对应的多路复用器相关联。
[0018]第一触发器106d具有被耦合到相应数据线的数据输入、被配置为接收时钟信号(CLK)的时钟输入、被配置为接收用于重置第一触发器106d的重置信号的重置输入以及被配置为输出数据信号的输出。每个多路复用器108a、108b、108c具有被耦合到串行链中的前一个触发器的输出的第一输入、被配置为接收多路复用器108a、108b、108c的相应数据信号的第二输入和被耦合到串行链中的后一个触发器的输出，其中后一个触发器是以下中的一者：最后一个触发器106a和一个或多个中间触发器106b、106c。每个多路复用器108a、108b、108c具有用于接收相应选择信号的选择输入(未示出)。(例如，在时钟信号(CLK)的上升沿处)操作多个多路复用器108a、108b、108c的多个选择信号，以使第一加载级102a序列化多条第一数据线D0、D2、D4、D6的数据。
[0019]一个或多个中间触发器106b、106c各自具有被耦合到对应多路复用器108b、108c的输出的数据输入、被配置为接收时钟信号(CLK)的时钟输入、被配置为接收用于重置触发器106b、106c的重置信号的重置输入以及被耦合到串行链中的后一个多路复用器的第一输入的输出。最后一个触发器106a与一个或多个中间触发器106b、106c类似地被配置和耦合。然而，最后一个触发器106a的输出被耦合到输出多路复用器104的第一输入。
[0020]第二级102b包括多个触发器110a、110b、110c、110d和多个多路复用器112a、112b、112c。第二级102b的触发器110a、110b、110c、110d的结构和耦合类似于第一级102a的触发器106a、106b、106c、106d，并且第二级102b的多路复用器112a、112b、112c的结构和耦合分别类似于第一级102a的多路复用器108a、108b、108c。第二级102b序列化与第一级102a不同
的数据。第二级102b被耦合到第二数据线D1、D3、D5、D7，由此多路复用器112a、112b、112c的第二输入分别被耦合到第二数据线D1、D3、D5。第二级102b的第一触发器106d的数据输入具有被耦合到数据线(D7)的数据输入。
[0021]第二级102b以与第一级102a不同的时钟相位进行操作。第二级102b以与时钟信号(CLK)互补的时钟信号进行操作。互补时钟信号可以从时钟信号(CLK)偏移半个时钟周期。第本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电路，包括：第一加载级，被配置为：输出表示第一序列化数据的第一数据；第二加载级，被配置为：生成第二序列化数据；接收所述第一数据；响应于具有第一状态的所述第一数据，反转所述第二序列化数据以生成表示所述第二序列化数据的第二数据；以及输出所述第二数据；以及响应于具有第二状态的所述第一数据，在不反转所述第二序列化数据的情况下输出所述第二数据；以及互斥析取逻辑，被配置为：接收所述第一数据和所述第二数据；以及对所述第一数据和所述第二数据进行操作以生成输出数据。2.根据权利要求1所述的电路，其中所述互斥析取逻辑对所述第一数据和所述第二数据执行互斥析取操作，所述互斥析取逻辑生成所述输出数据以序列化所述第一序列化数据和所述第二序列化数据。3.根据权利要求1所述的电路，其中所述第一加载级根据第一时钟信号进行操作，并且所述第一加载级根据与所述第一时钟信号互补的第二时钟信号进行操作。4.根据权利要求3所述的电路，其中所述互斥析取逻辑以所述第一时钟信号的时钟速率的两倍的时钟速率生成所述输出数据。5.根据权利要求1所述的电路，其中所述互斥析取逻辑是无时钟的。6.根据权利要求1所述的电路，其中所述第一加载级包括：第一互斥析取逻辑，被配置为：接收所述第二数据和所述第一序列化数据；响应于所述第二数据的状态与所述第一序列化数据的状态相同，在不反转所述第一序列化数据的情况下将所述第一序列化数据作为所述第一数据进行传递；以及响应于所述第二数据的状态与所述第一序列化数据的状态不同，反转所述第一序列化数据以生成所述第一数据。7.根据权利要求1所述的电路，其中所述第二加载级包括：第二互斥析取逻辑，被配置为：接收所述第一数据和所述第二序列化数据；响应于所述第一数据的状态与所述第二序列化数据的状态相同，在不反转所述第二序列化数据的情况下将所述第二序列化数据作为第二第一数据进行传递；以及响应于所述第一数据的状态与所述第二序列化数据的状态不同，反转所述第二序列化数据以生成所述第二数据。8.一种方法，包括：通过第一加载级输出表示第一序列化数据的第一数据；通过第二加载级生成第二序列化数据；
通过所述第二加载级接收所述第一数据；响应于具有第一状态的所述第一数据，反转所述第二序列化数据以生成表示所述第二序列化数据的第二数据，并且响应于具有第二状态的所述第一数据，在不反转所述第二序列化数据的情况下输出所述第二数据；通过互斥析取逻辑接收所述第一数据和所述第二数据；以及对所述第一数据和所述第二数据执行互斥析取操作以生成输出数据。9.根据权利要求8所述的方法，包括：通过所述互斥析取逻辑生成所述输出数据以序列化所述第一序列化数据和所述第二序列化数据。10.根据权利要求8所述的方法，其中所述第一加载级根据第一时钟信号进行操作，并且所述第一加载级根据与所述第一时钟信号互补的第二时钟信号进行操作。11.根据权利要求10所述的方法，其中所述互斥析取逻辑以所述第一时钟信号的时钟速率的两倍的时钟速率生成所述输出数据。12.根据权利要求8所述的方法，包括：通过所述第一加载级的第一互斥析取逻辑来接收所述第二...

【专利技术属性】
技术研发人员：A，
申请(专利权)人：意法半导体国际有限公司，
类型：发明
国别省市：