一种晶圆级芯片验证方法技术

本发明专利技术涉及一种晶圆级芯片验证方法，应用于晶圆级芯片，所述晶圆级芯片包含多个互连的裸片，所述晶圆级芯片验证方法包括：将每个裸片作为主芯片，与其互连的裸片作为从芯片，并整理成连接关系表格；通过脚本解析连接关系表格，得到配置文件，作为验证环境的环境配置信息；搭建任意两个裸片连接在一起的第一验证子环境env1，然后通过配置文件将剩余的裸片及其连接关系对应的环境配置信息传输给第一验证子环境env1，搭建对应的验证子环境；进行裸片到裸片的验证。到裸片的验证。到裸片的验证。

【技术实现步骤摘要】
一种晶圆级芯片验证方法


[0001]本专利技术涉及芯片验证
，尤其涉及一种晶圆级芯片验证方法。

技术介绍

[0002]Chiplet技术是SoC集成发展到一定程度之后的一种新的芯片设计方式，它通过将SoC分成较小的裸片(Die)，再将这些模块化的小芯片(裸片)互联起来，采用新型封装技术，将不同功能不同工艺制造的小芯片封装在一起，成为一个异构集成芯片(晶圆级芯片)。
[0003]当前市场上对异构集成芯片的验证模式单一，搭建的验证平台复杂，重用性较低，且验证效率不高。
[0004]晶圆级芯片一般都由很多个较小的裸片连接而成，裸片的数量越多，则连接关系通路验证数量越庞大，在有限的时间里很难验证全面。

技术实现思路

[0005]为解决现有技术中的上述问题中的至少一部分问题，本专利技术提供一种晶圆级芯片验证方法，应用于晶圆级芯片，所述晶圆级芯片包含多个互连的裸片，所述晶圆级芯片验证方法包括：
[0006]将每个裸片作为主芯片，与其互连的裸片作为从芯片，并整理成连接关系表格；
[0007]通过脚本解析连接关系表格，得到配置文件，作为验证环境的环境配置信息；
[0008]搭建任意两个裸片连接在一起的第一验证子环境env1，然后通过配置文件将剩余的裸片及其连接关系对应的环境配置信息传输给第一验证子环境env1，搭建对应的验证子环境；
[0009]进行裸片到裸片的验证。
[0010]进一步地，还包括根据连接的裸片数量，将裸片进行分类。
[0011]进一步地，所述连接关系表格中包括并行连接通路、互斥性连接通路及多裸片矩阵的连接关系。
[0012]进一步地，每个所述验证子环境均包括验证模块和配置信息模块，其中验证模块用于进行数据对比和报告结果。
[0013]进一步地，所述验证子环境中的主芯片发送随机数据给相连的从芯片，从芯片接收到主芯片发送的数据后，在验证模块中与原始数据进行比对，通过比对结果来验证裸片之间连接的准确性，验证模块报告准确性结果。
[0014]进一步地，若从芯片接收到的数据与原始数据相同，则主芯片与从芯片之间连接准确。
[0015]进一步地，多个并行连接通路上的主芯片能够同时发送随机数据给相连的从芯片进行验证。
[0016]进一步地，多个不同类型的主芯片同时发送随机数据给相连的从芯片进行验证。
[0017]进一步地，一个主芯片并行发送随机数据给其相连的从芯片进行验证，以同时验
证与该主芯片相关的所有连接通路。
[0018]进一步地，每个验证子环境均为两个裸片连接在一起的验证环境。
[0019]本专利技术至少具有下列有益效果：本专利技术公开的一种晶圆级芯片验证方法，重用了验证环境，方便环境的迭代，能够并行进行裸片到裸片的互连验证，节省验证时间，验证效率高，并且能够充分验证晶圆级芯片中裸片到裸片之间的连接。
附图说明
[0020]为了进一步阐明本专利技术的各实施例的以上和其它优点和特征，将参考附图来呈现本专利技术的各实施例的更具体的描述。可以理解，这些附图只描绘本专利技术的典型实施例，因此将不被认为是对其范围的限制。
[0021]图1示出了根据本专利技术一个实施例的一种晶圆级芯片的裸片分布的示意图；
[0022]图2示出了根据本专利技术一个实施例的一种晶圆级芯片验证方法的流程；
[0023]图3示出了根据本专利技术一个实施例的验证环境的示意图；以及
[0024]图4示出了根据本专利技术一个实施例的2x2裸片矩阵的示意图。
具体实施方式
[0025]应当指出，各附图中的各组件可能为了图解说明而被夸大地示出，而不一定是比例正确的。
[0026]在本专利技术中，各实施例仅仅旨在说明本专利技术的方案，而不应被理解为限制性的。
[0027]在本专利技术中，除非特别指出，量词“一个”、“一”并未排除多个元素的场景。
[0028]在此还应当指出，在本专利技术的实施例中，为清楚、简单起见，可能示出了仅仅一部分部件或组件，但是本领域的普通技术人员能够理解，在本专利技术的教导下，可根据具体场景需要添加所需的部件或组件。
[0029]在此还应当指出，在本专利技术的范围内，“相同”、“相等”、“等于”等措辞并不意味着二者数值绝对相等，而是允许一定的合理误差，也就是说，所述措辞也涵盖了“基本上相同”、“基本上相等”、“基本上等于”。
[0030]在此还应当指出，在本专利技术的描述中，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是明示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为明示或暗示相对重要性。
[0031]另外，本专利技术的各方法的步骤的编号并未限定所述方法步骤的执行顺序。除非特别指出，各方法步骤可以以不同顺序执行。
[0032]图1示出了根据本专利技术一个实施例的一种晶圆级芯片的裸片分布的示意图。图2示出了根据本专利技术一个实施例的一种晶圆级芯片验证方法的流程。图3示出了根据本专利技术一个实施例的验证环境的示意图。
[0033]如图1所示，晶圆级芯片中包含多个互连的裸片(die)，每个裸片与多个裸片相连，例如，一个裸片可以是与两个、三个或四个裸片相连。每个裸片可以为CPU、DSP、GPU、FPGA等
逻辑芯片，也可以为DRAM、Flash等存储芯片，还可以为SOC等其他类型芯片或传感器(如MEMS传感器等)。
[0034]如图2所示，一种晶圆级芯片验证方法包括：
[0035]步骤1，根据连接的裸片数量，将裸片进行分类。与两个裸片相连的裸片为第一类裸片，与三个裸片相连的裸片为第二类裸片，与四个裸片相连的裸片为第三类裸片，以此类推。
[0036]步骤2，将每个裸片作为主芯片，与其互连的裸片作为从芯片，并整理成连接关系表格。所述连接关系表格中包括并行连接通路、互斥性连接通路及多裸片矩阵的连接关系。并行连接通路是指能够同时进行验证的连接通路。互斥性连接通路是指不能同时进行验证的连接通路。多裸片矩阵的连接关系是指多个裸片之间的连接关系。
[0037]步骤3，通过脚本解析连接关系表格，得到配置文件，作为验证环境的环境配置信息。裸片的类型及其互连关系不同，对应的配置文件中的环境配置不同。
[0038]步骤4，搭建任意两个裸片连接在一起的第一验证子环境env1，然后通过配置文件将剩余的裸片及其连接关系对应的环境配置信息传输给第一验证子环境env1，搭建对应的验证子环境。例如第二验证子环境env2、第三验证子环境env3、第四验证子环境env4，以此类推。如图3所示，全部验证子环境构成晶圆级芯片的验证环境ChipEnv。该步骤实现了验证环境的复用。每个验证子环境均包括验证模本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种晶圆级芯片验证方法，其特征在于，应用于晶圆级芯片，所述晶圆级芯片包含多个互连的裸片，所述晶圆级芯片验证方法包括：将每个裸片作为主芯片，与其互连的裸片作为从芯片，并整理成连接关系表格；通过脚本解析连接关系表格，得到配置文件，作为验证环境的环境配置信息；搭建任意两个裸片连接在一起的第一验证子环境env1，然后通过配置文件将剩余的裸片及其连接关系对应的环境配置信息传输给第一验证子环境env1，搭建对应的验证子环境；进行裸片到裸片的验证。2.根据权利要求1所述的晶圆级芯片验证方法，其特征在于，还包括根据连接的裸片数量，将裸片进行分类。3.根据权利要求2所述的晶圆级芯片验证方法，其特征在于，所述连接关系表格中包括并行连接通路、互斥性连接通路及多裸片矩阵的连接关系。4.根据权利要求3所述的晶圆级芯片验证方法，其特征在于，每个所述验证子环境均包括验证模块和配置信息模块，其中验证模块用于进行数据对比和报告结果。5.根据权利要求4所述的晶...

【专利技术属性】
技术研发人员：朱小云，姜申飞，胡杨，潘岳，李霞，王立华，王磊，郝培霖，韩慧明，莫志文，
申请(专利权)人：清华大学，
类型：发明
国别省市：