提供半导体装置及其制造方法。在一些实施方式中，在装置的源极/漏极区下方形成缓冲层。缓冲层的形状可以包含弯曲顶表面，其具有延伸以增加装置的鳍片结构的纳米片的覆盖率的高度。形状也包含具有向装置的浅沟槽隔离区延伸的宽度的区域。形状降低掺质从源极/漏极区扩散到鳍片结构的台面区的可能性。结果，可以借由降低短通道效应、降低装置的截止电流和降低装置内的渗漏以及其他范例来提升装置的效能。装置内的渗漏以及其他范例来提升装置的效能。装置内的渗漏以及其他范例来提升装置的效能。
【技术实现步骤摘要】
半导体装置及其制造方法
[0001]本公开实施例关于半导体制造技术，特别关于半导体装置及其制造方法。
技术介绍
[0002]以鳍片为主的晶体管，例如鳍式场效晶体管(fin field effect transistors，finFETs)和纳米结构晶体管(例如纳米线晶体管、纳米片晶体管、全绕式栅极(gate
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around，GAA)晶体管、多桥通道晶体管、纳米带晶体管)是三维结构，其包含在半导体基底之上延伸的鳍片(或其一部分)中的通道区作为三维结构。栅极结构被配置为控制通道区内的电荷载子的流动，包覆环绕半导体材料的鳍片。作为范例，在鳍式场效晶体管中，栅极结构包覆环绕鳍片的三个侧面(以及因此通道区)，借此能够增加对通道区的控制(以及因此鳍式场效晶体管的开关)。作为另一范例，在纳米结构晶体管中，栅极结构包覆环绕鳍片结构中的多个通道区，使得栅极结构围绕多个通道区中的每一个。
技术实现思路
[0003]根据一些实施例提供半导体装置。此半导体装置包含基底上方的多个纳米结构通道，其中在垂直于基底的方向上配置多个纳米结构通道；栅极结构包覆环绕基底上方的多个纳米结构通道；源极/漏极区邻近多个纳米结构通道和栅极结构；设置在台面区的顶表面和多个纳米结构通道的底部纳米结构通道之间的内间隔层；以及源极/漏极区下方的缓冲区，其中缓冲区的弯曲顶表面包含顶点高度，顶点高度大于内间隔层的底表面的高度，并且其中弯曲顶表面的顶点高度小于内间隔层的顶表面的高度。
[0004]根据另一些实施例提供半导体装置的制造方法。此方法包含在基底上方形成多个纳米结构通道，其中在垂直于基底的方向上配置多个纳米结构通道；在邻近纳米结构通道的凹槽中形成外延材料的一层，其中外延材料的一层的一部分朝向邻近鳍片结构的混合鳍片结构延伸并进入浅沟槽隔离区；移除多个纳米结构通道之间的多个牺牲层；以及在移除多个牺牲层之后，形成栅极结构包覆环绕多个纳米结构通道。
[0005]根据又一些实施例提供半导体装置。此半导体装置包含基底上方的底部纳米结构通道；邻近底部纳米结构通道的第一侧的第一混合鳍片结构；邻近底部纳米结构通道的与第一侧相反的第二侧的第二混合鳍片结构；以及介于第一混合鳍片结构和第二混合鳍片结构之间的缓冲区，其中缓冲区的第一部分延伸到介于底部纳米结构通道的第一侧和第一混合鳍片结构之间的第一浅沟槽隔离区中，其中缓冲区的第二部分延伸到介于底部纳米结构通道的第二侧和第二混合鳍片结构之间的第二浅沟槽隔离区中，并且其中缓冲区的弯曲顶表面包含顶点高度，顶点高度大于第一浅沟槽隔离区的顶表面的高度、大于第二浅沟槽隔离区的顶表面的高度、并且小于底部纳米结构通道的底表面的高度。
附图说明
[0006]借由以下的详细描述配合所附图式，可以更加理解本公开实施例的面向。需强调
的是，根据产业上的标准惯例，许多部件并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。
[0007]图1是可以在其中实施本文描述的系统及/或方法的例示性环境的示意图。
[0008]图2是本文描述的例示性半导体装置的示意图。
[0009]图3A～图3U、图4A～图4I、图5A～图5D和图6是本文描述的例示性实施方式的示意图。
[0010]图7是本文描述的一或多个装置的例示性组件的示意图。
[0011]图8是与形成本文所述的半导体装置相关的例示性制程的流程图。
[0012]其中，附图标记说明如下：
[0013]100：环境
[0014]102：沉积工具
[0015]104：曝光工具
[0016]106：显影工具
[0017]108：蚀刻工具
[0018]110：平坦化工具
[0019]112：镀覆工具
[0020]114：晶圆/晶粒传输工具
[0021]200：半导体装置
[0022]202：半导体基底
[0023]204：鳍片结构
[0024]204a：鳍片结构的第一子集
[0025]204b：鳍片结构的第二子集
[0026]206，206a，206b：浅沟槽隔离区
[0027]208，208a，208b，208c：通道
[0028]210：源极/漏极区
[0029]212：栅极结构
[0030]212a，212b，212c，212d，316，318，414a，414b：部分
[0031]214：层间介电层
[0032]300，400，500，600：实施方式
[0033]302：层堆叠
[0034]304：第一层
[0035]304a：底部第一层
[0036]306：第二层
[0037]306a，306b，306c：底部第二层
[0038]308：硬遮罩层
[0039]310，424：盖层
[0040]312：氧化物层
[0041]314：氮化物层
[0042]320，328，328a：衬垫
[0043]322，330：介电层
[0044]324：覆层
[0045]326，326a，326b：覆侧壁层
[0046]332：高介电常数层
[0047]334，334a，334b：混合鳍片结构
[0048]336：虚设栅极结构
[0049]338：栅极电极层
[0050]340：硬遮罩层
[0051]342：间隔层
[0052]344：栅极介电层
[0053]402：源极/漏极凹槽
[0054]404，404a，404b，404c：内间隔层
[0055]406：缓冲层
[0056]408：弯曲顶表面
[0057]410，412，610，612，614：距离
[0058]416，418：高度
[0059]420，422：层
[0060]502：开口
[0061]504：高介电常数介电衬垫
[0062]506，508：宽度
[0063]602：源极/漏极接触件
[0064]604：金属硅化物层
[0065]608：厚度
[0066]700：装置
[0067]710：总线
[0068]720：处理器
[0069]730：存储器
[0070]740：输入组件
[0071]750：输出组件
[0072]760：通讯组件
[0073]800：制程
[0074]810，820，830，840：方框
[0075]A
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A，B
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B，C
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C：剖面
具体实施方式
[0076]以下内容提供许多不同实施例或范例，用于实施本公开实施例的不同部件。组件和配置的本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体装置，包括：多个纳米结构通道，在一基底上方，其中在垂直于该基底的方向上配置所述纳米结构通道；一栅极结构，包覆环绕该基底上方的所述纳米结构通道；一源极/漏极区，邻近所述纳米结构通道和该栅极结构；一内间隔层，设置在一台面区的顶表面和所述纳米结构通道的一底部纳米结构通道之间；以及一缓冲区，在该源极/漏极区下方，其中该缓冲区的一弯曲顶表面包含一顶点高度，该顶点高度大于该内间隔层的底表面的高度，并且其中该弯曲顶表面的该顶点高度小于该内间隔层的顶表面的高度。2.如权利要求1所述的半导体装置，其中该顶点高度与该内间隔层的该底表面之间的距离为该内间隔层的厚度的约50％至约90％。3.如权利要求1所述的半导体装置，其中该内间隔层的该底表面与一顶部纳米结构通道的顶表面之间的一第一距离为约30纳米至约80纳米。4.如权利要求3所述的半导体装置，其中该内间隔层的该底表面与该缓冲区的底部深度之间的一第二距离为约10纳米至约50纳米。5.如权利要求4所述的半导体装置，其中该第一距离大于该第二距离。6.如权利要求4所述的半导体装置，其中该第一距离小于该第二距离。7.一种半导体装置的制造方法，包括：在一基底上方形成多个纳米结构通道，其中在垂直于该基底的方向上配置所述纳米结构通道；在邻近所述纳米结构通道的一凹槽中形成一外延材料的一层，其中...
【专利技术属性】
技术研发人员：沙哈吉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：
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