芯片时钟网络延时交叉验证测试方法技术

本发明专利技术涉及一种芯片时钟网络延时交叉验证测试方法，涉及芯片测试技术领域，通过将测试向量输入至N颗同批次、同型号的待测芯片；控制OCC电路At

【技术实现步骤摘要】
芯片时钟网络延时交叉验证测试方法


[0001]本专利技术涉及芯片测试
，尤其涉及一种芯片时钟网络延时交叉验证测试方法。

技术介绍

[0002]随着新能源汽车的发展，车规级芯片的时钟网络延迟验证问题急需解决。
[0003]传统的时钟网络延时参数测试选择被测芯片的部分I/O接口分别作为信号的输入端和输出端。然后使用示波器或其他测试设备测试输入端信号与输出端信号之间的时序延时，并减去测试电路板上的信号传输通道的信号传输延时。这种测试方法对测试端口有着很强的依赖性，测试的灵活性较低，容易受到外部测试条件的影响，且测试效率低。基于扫描技术的At
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speed测试已被证明是用来测试Delay Fault的有效方法，At
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speed测试不用测试机提供的测试时钟，而是使用芯片内部的高速时钟，这样需要加入专门的电路来支持，片上时钟控制器(On
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chip Clock Controllers ，OCC)电路应运而生。OCC 是插在SoC上的逻辑电路。在ATE（自动测试设备）上对芯片做ATPG测试时，OCC用于控制内部scan flip
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flop时钟。
[0004]针对上述传统测试技术存在的不足，特提出本专利技术。

技术实现思路

[0005]为了解决上述技术问题，本专利技术提供了一种芯片时钟网络延时交叉验证测试方法，通过采用OCC电路的At
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speed test技术，让待测芯片在内部高速时钟上测试，并将测试输出进行交叉验证，根据交叉验证的结果，以完成对大批量、同批次的同型号芯片延时缺陷Delay Fault的测试。上述技术方案能够简化集成电路功能测试的流程，提高测试效率。
[0006]本专利技术实施例提供了一种芯片时钟网络延时交叉验证测试方法，该方法包括：S1、设置测试系统参数，生成包括多个测试向量的测试向量集；测试向量是每个时钟周期应用于器件管脚的用于测试或者操作的逻辑1和逻辑0数据；S2、将测试向量输入至N颗同批次、同型号的待测芯片；所述待测芯片内部时钟重置生成器和所述时钟重置生成器向外提供时钟信号的模块之间加入OCC电路，并配置测试模式为At
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speed；S3、控制OCC电路At
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speed模式提供的时钟信号作为待测芯片内各触发器的控制时钟；S4、将来自各待测芯片的触发器输出信号进行异或运算，实现批量交叉验证。
[0007]可选的，所述S4包括：S41、将来自各待测芯片的触发器输出信号进行异或运算，如果异或结果为逻辑0，通过测试；如果异或结果为逻辑1，测试结果记录为错误；S42、将测试结果记录为错误的待测芯片分为两等份，两等份的待测芯片并列重复步骤S2~S4，逐步缩小测试范围直到找出故障芯片。
[0008]可选的，所述S3包括：S31、对各个片内OCC电路采用同源时钟。
[0009]S32、在每个待测芯片内构造n个测试支路，每一测试支路包括一个时钟网络路径和与之连接的触发器，测试支路和OCC电路提供的时钟信号一一对应接入。
[0010]S33、控制OCC电路提供的时钟信号经过同一路径接入片内触发器区域，然后经过n个测试支路分路至各触发器，以控制OCC电路At
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speed模式提供的时钟信号作为各触发器的控制时钟。
[0011]可选的，所述测试系统参数包括测试向量的输入顺序；所述S2包括：按照测试系统参数按顺序将测试向量输入至N颗同批次、同型号的待测芯片。
[0012]可选的，在所述S4之后还包括：S5、在测试向量集中遍历，直到所有测试向量参与测试。
[0013]本专利技术提出的一种芯片时钟网络延时交叉验证测试方法，能够在测试大量的同批次、同型号的车规级芯片时，有效提高芯片时钟延迟故障测试的效率及测试的灵活性。无需操作人员具备很多的专业知识，也能够快速、准确地完成大批量芯片的测试。进一步对于企业而言，越早发现芯片故障，越能减少生产和制造成本，为设计和制造争取了宝贵的时间。同时能够帮助企业发现芯片级安全缺陷、规避安全风险和完善产品功能，为车载安全芯片的发展以及国密技术在芯片中的快速落地提供相应测试技术方法和保障。
附图说明
[0014]为了更清楚地说明本专利技术具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0015]图1是本专利技术实施例提供的一种芯片时钟网络延时交叉验证测试方法的流程示意图；图2是本专利技术提供的待测芯片内部连接示意图。
具体实施方式
[0016]为使本专利技术的目的、技术方案和优点更加清楚，下面将对本专利技术的技术方案进行清楚、完整的描述。显然，所描述的实施例仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所得到的所有其它实施例，都属于本专利技术所保护的范围。
[0017]图1是本专利技术实施例提供的一种芯片时钟网络延时交叉验证测试方法的流程图，包括以下操作：S1、设置测试系统参数，生成包括多个测试向量的测试向量集；测试向量是每个时钟周期应用于器件管脚的用于测试或者操作的逻辑1和逻辑0数据。
[0018]在测试系统中，设置待测芯片的测试参数，如电源电压、输入电压、输出电压、输出电流负载、测试频率、测试向量的输入顺序等。测试向量可以由设计工程师，测试工程师或
者验证工程师提供。
[0019]S2、将测试向量输入至N颗同批次、同型号的待测芯片；所述待测芯片内部时钟重置生成器和所述时钟重置生成器CRG（Clock Reset GenerAtion）向外提供时钟信号的模块之间加入OCC电路，并配置测试模式为At
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speed。
[0020]将N颗（3≤N≤m，m为测试系统可供容纳芯片数量的最大值）同批次、同型号的待测芯片置于测试系统中，执行延时缺陷测试。测试系统按照用户设置，按顺序为待测芯片输入测试向量。
[0021]S3、控制OCC电路At
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speed模式提供的时钟信号作为待测芯片内各触发器的控制时钟。
[0022]具体的，图2是本专利技术提供的待测芯片内部连接示意图，其中，CRG输出参考时钟ref_clk给锁相环PLL，PLL输出锁相环信号pll_clk给分频器DIV。DIV输出分频器信号div_clk给多路复用器MUX，多路复用器MUX输出功能时钟给OCC。OCC输出时钟信号occ_output_clk给三路触发器。图2中scan_clk为扫描时钟，At_speed_mode为实时模式，test_mode为测试模式。
[0023]结合图2，S3包括：S31、对各个片内OCC电路采用同源时钟。
[0024]一般芯片内部都由CRG（Clock R本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片时钟网络延时交叉验证测试方法，其特征在于，包括：S1、设置测试系统参数，生成包括多个测试向量的测试向量集；测试向量是每个时钟周期应用于器件管脚的用于测试或者操作的逻辑1和逻辑0数据；S2、将测试向量输入至N颗同批次、同型号的待测芯片；所述待测芯片内部时钟重置生成器和所述时钟重置生成器向外提供时钟信号的模块之间加入OCC电路，并配置测试模式为At
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speed；S3、控制OCC电路At
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speed模式提供的时钟信号作为待测芯片内各触发器的控制时钟；S4、将来自各待测芯片的触发器输出信号进行异或运算，实现批量交叉验证。2.根据权利要求1所述的方法，其特征在于，所述S4包括：S41、将来自各待测芯片的触发器输出信号进行异或运算，如果异或结果为逻辑0，通过测试；如果异或结果为逻辑1，测试结果记录为错误；S42、将测试结果记录为错误的待测芯片分为两等...

【专利技术属性】
技术研发人员：夏显召，翟瑞卿，李予佳，李明阳，赵瑞，吴含冰，戎辉，董长青，姜国凯，
申请(专利权)人：中汽研软件测评天津有限公司，
类型：发明
国别省市：