芯粒间延时和通断检测电路制造技术

芯粒间延时和通断检测电路，涉及集成电路技术，本发明专利技术包括固定宽脉冲生产单元、检测单元和计算单元，所述检测单元包括振荡信号输出端、第一延时器和第二延时器；第一延时器包括至少两个延时单元，各延时单元串联连接于首末两端，一个串联连接点与振荡信号输出端连接，末端通过第二检测接口和第二延时器的输出端连接，首端通过第一检测接口和第二延时器的输出端连接；第一延时器的首端和末端之间设置有第一开关，第二延时器的输入端和输出端之间设置有第二开关。本发明专利技术具有低功耗和低面积的特点。点。点。

【技术实现步骤摘要】
芯粒间延时和通断检测电路


[0001]本专利技术涉及集成电路技术。

技术介绍

[0002]在2D、2.5D、3D多芯粒(die)封装中，本质是将芯粒间的互联线通过介质层或者微焊球(ubump)堆叠等技术，封装在更小的空间内。
[0003]此时就出现一些问题，一是芯粒间的互联线是否是可靠的，正常导通的；二是芯粒间的互联线的延时是多少。
[0004]第一个问题会影响芯片整体的功能；第二个问题会影响芯粒间的性能，特别是一些对于时序要求苛刻的电路中，延时的不确定会导致许多问题。
[0005]如果明确的知道芯粒之间互联线的延迟，则可以通过软件或者硬件的补偿等，优化电路性能。
[0006]中国专利技术专利申请CN111983423A提供了一种芯片走线延时内建检测电路和检测方法，其检测电路包括采样时钟电路、脉冲发生电路、计数器，其仅用于芯片内部延时检测，无法判断出检测电路异常和芯粒间通断。

技术实现思路

[0007]本专利技术所要解决的技术问题是，提供一种芯粒间延时和通断检测电路，能够准确检测出芯粒间通断和时延。
[0008]本专利技术解决所述技术问题采用的技术方案是，芯粒间延时和通断检测电路，包括固定宽脉冲生产单元(101)、检测单元(110)和计算单元(116)，固定宽脉冲生产单元(101)的输出端和检测单元(110)的输出端分别连接到计算单元(116)；所述检测单元(110)为一个环形振荡器，在环形振荡器的环路上设置有检测接口，所述检测接口用于将检测对象接入环形振荡器；所述计算单元用于依据脉冲宽度和检测单元的输出计算检测单元输出信号的频率；所述检测单元(110)包括振荡信号输出端(d1)、第一延时器(111)和第二延时器(112)；第一延时器(111)包括至少两个延时单元，各延时单元串联连接于首末两端，一个串联连接点与振荡信号输出端(d1)连接，末端通过第二检测接口和第二延时器(112)的输出端连接，首端通过第一检测接口和第二延时器(112)的输出端连接；第一延时器(111)的首端和末端之间设置有第一开关(108)，第二延时器(112)的输入端和输出端之间设置有第二开关(109)。
[0009]进一步的，第二延时器(112)的输入端和输出端之间还设置有至少一个延时单元。
[0010]所述计算单元包括：
[0011]一个与门(113)，其两个输入端作为计算单元的输入端；
[0012]一个k计数器，其输入端和与门(113)的输出端连接。
[0013]还包括一个数据处理单元，用于依据频率计算检测对象的时延和通断。
[0014]所述延时单元由两个串联的反相器构成。
[0015]所述检测对象为芯粒间的连接电路，进一步的，检测对象为堆叠的、至少两层芯粒之间的连接电路。。
[0016]本专利技术结构简单，以最小的成本实现了对芯粒间时延的检测，具有低功耗和低面积的特点。
附图说明
[0017]图1是本专利技术的结构示意图。
[0018]图2是本专利技术的实施例1的结构示意图。
[0019]图3是本专利技术的实施例2的结构示意图。
[0020]图4是本专利技术的工作算法流程图。
具体实施方式
[0021]参见图1，本专利技术的检测电路分为固定宽脉冲生产单元(100)、检测单元(110)、计算单元(116)三部分。
[0022]周期为T的外部参考时钟clk输入m计数器(101)，经过m计数器(101)m次计数，得到一个周期为mT的时钟并输入数字比较器(102)。
[0023]比较器(102)的参考阈值可以设置为N。
[0024]当m≤N时，比较器(102)的输出reset1为逻辑“0”；当m>N时，比较器(102)的输出reset1为逻辑“1”。
[0025]如果D触发器(103)的复位信号reset1为逻辑“1”进行复位。
[0026]当输出reset1为逻辑“0”时，D触发器(103)正常工作；当输出reset1为逻辑“1”时，D触发器(103)进入复位态。
[0027]D触发器(103)的D端接逻辑“1”，当D触发器(103)使能信号en为逻辑“1”，reset1为逻辑“0”时，D触发器(103)处于正常工作状态，输出Q一直为逻辑“1”。
[0028]此时D触发器(103)的输出Q的逻辑“1”宽度w，等于N个参考时钟clk周期。
[0029]D触发器(103)的D端接逻辑“1”，当D触发器(103)使能信号en为逻辑“1”，reset1为逻辑“1”时，D触发器(103)处于复位状态，输出Q一直为逻辑“0”。
[0030]因此，固定脉冲宽度产生模块(100)产生了一个固定时间宽度w的脉冲，该脉冲的宽度等于N个参考时钟clk周期(NT)，固定时间宽度w脉冲的信号输出记为width。
[0031]环形振荡器电路(110)由第一延时器(111)、第二延时器(112)、第一芯粒间走线延迟电路(106)、第二芯粒间走线延迟电路(107)组成。
[0032]第一延时器(111)由多个反相器(104)组成，总延迟计为dly0。
[0033]第二延时器(112)由多个反相器(105)组成，总延迟计为dly1。
[0034]第一芯粒间走线延迟电路(106)，即第一延时器(111)的TX1到第二延时器(112)的RX2之间的走线，延迟量计为dly2。
[0035]第二芯粒间走线延迟电路(107)，即第一延时器(111)的RX1到第二延时器(112)的TX2之间的走线，延迟量计为dly3。
[0036]环形振荡器电路(110)的输出时钟osc频率，反比于第一延时器(111)、第二延时器(112)、第一芯粒间走线延迟电路(106)、第二芯粒间走线延迟电路(107)的延迟之和。即：
[0037][0038]信号SW1控制第一开关(108)的导通和断开，信号SW2控制第二开关(109)的导通和断开。
[0039]特别的，当dly2、dly3相等，以及将SW2控制开关(109)导通(即dly1＝0)时，公式1可以简化为：
[0040][0041]用于判断检测电路是否工作正常时，还可以通过SW1控制第一开关(108)导通，公式2再简化为：
[0042][0043]环形振荡器电路(110)产生一个周期为的时钟信号osc，但是周期远远小于固定脉冲宽度w。
[0044]计算单元(116)由与逻辑(113)、k计数器(114)和数据处理单元(115)构成。
[0045]与逻辑(113)将脉冲信号width内的时钟信号osc提取出来，输出信号k作为k计数器(114)的输入，而脉冲信号width以外的时钟信号osc不关注。
[0046]k计数器(114)对脉冲信号width内的时钟信号osc进行计数，并将计数结果作为输出t。
[0047]输出t的直观含义就是在固定时间w以内，总共统计到多本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.芯粒间延时和通断检测电路，包括固定宽脉冲生产单元(101)、检测单元(110)和计算单元(116)，固定宽脉冲生产单元(101)的输出端和检测单元(110)的输出端分别连接到计算单元(116)；所述检测单元(110)为一个环形振荡器，在环形振荡器的环路上设置有检测接口，所述检测接口用于将检测对象接入环形振荡器；所述计算单元用于依据脉冲宽度和检测单元的输出计算检测单元输出信号的频率；其特征在于，所述检测单元(110)包括振荡信号输出端(d1)、第一延时器(111)和第二延时器(112)；第一延时器(111)包括至少两个延时单元，各延时单元串联连接于首末两端，一个串联连接点与振荡信号输出端(d1)连接，末端通过第二检测接口和第二延时器(112)的输出端连接，首端通过第一检测接口和第二延时器(112)的输出端连接；第一延时器(111)的首端和末端之间设置有第一开关(...

【专利技术属性】
技术研发人员：湛伟，张俐，王皓炜，刘云搏，丛伟林，
申请(专利权)人：成都华微电子科技股份有限公司，
类型：发明
国别省市：