一种全数字、真随机数熵源系统技术方案

本发明专利技术公开了一种全数字、真随机数熵源系统，属于数字电路技术领域，包含异或门k1、延时线、D触发器和TR CTRL模块，所述异或门k1的一个输入端连接使能信号Enable，异或门k1的输出端连接延时线的信号输入端，延时线的信号输出端连接异或门k1的另一个输入端和D触发器的一个输入端，D触发器的另一个输入端连接时钟信号Clock，D触发器的输出端连接TR CTRL模块的一个输入端，本发明专利技术采用全数字电路实现频率可变的数字环形振荡器，熵源的输出又反馈到环形振荡器的频率设定，来提高熵的质量，具有易实施，面积小，功耗低等特点。功耗低等特点。功耗低等特点。

【技术实现步骤摘要】
一种全数字、真随机数熵源系统


[0001]本专利技术涉及数字电路
，具体是一种全数字、真随机数熵源系统。

技术介绍

[0002]真随机数发生器是安全，加密应用重要组成部件，它具有不可预测性，良好的统计特性，生命周期中稳定性等特征。为了产生更高数据速率，真随机数发生器往往用于决定性随机数产生器的种子。随机数发生器有基于物理特性的，比如布朗运动，但是基于物理特性的，很难收集数据。随机数发生器有基于电路的，基于模拟电路比如PLL，比较难在各个制程部署，而基于数字电路的真随机数发生器，数学特性更直观，更方便的实施。

技术实现思路

[0003]本专利技术的目的在于提供一种全数字、真随机数熵源系统，以解决上述
技术介绍
中提出的问题。
[0004]为实现上述目的，本专利技术提供如下技术方案：一种全数字、真随机数熵源系统，包含异或门k1、延时线、D触发器和TR CTRL模块，所述异或门k1的一个输入端连接使能信号Enable，异或门k1的输出端连接延时线的信号输入端，延时线的信号输出端连接异或门k1的另一个输入端和D触发器的一个输入端，D触发器的另一个输入端连接时钟信号Clock，D触发器的输出端连接TR CTRL模块的一个输入端，TR CTRL模块的另一个输入端连接时钟信号Clock，TR CTRL模块输出编程信号TR到延时线。
[0005]作为本专利技术的进一步技术方案：所述延时线由多个延时单元级联组成。
[0006]作为本专利技术的进一步技术方案：所述延时单元为可编程延时单元。/>[0007]作为本专利技术的进一步技术方案：所述延时单元包括反相器A1、异或门U1、异或门U2和异或门U3。
[0008]作为本专利技术的进一步技术方案：所述反相器A1的输入端连接编程信号TR和异或门U2的一个输入端，反相器A1的输出端连接异或门U1的一个输入端，异或门U1的另一个输入端连接异或门U2的另一个输入端和信号IN，异或门U2的输出端连接异或门U3的一个输入端，异或门U1的输出端输出信号PASS，异或门U3的另一个输入端连接信号ret，异或门U3的输出端输出信号Out。
[0009]作为本专利技术的进一步技术方案：当延时单元为延时线的第一级时，信号IN为异或门k1的输出信号，信号Out连接异或门k1的一个输入端和D触发器的一个输入端，信号ret为后一级延时单元中异或门U3的输出端输出信号Out，信号PASS作为后一级延时单元的信号IN；当延时单元为延时线的中间级时，输入信号IN为上一级延时单元中异或门U1的输出端输出信号PASS，信号PASS作为后一级延时单元的信号IN；信号ret为后一级延时单元的信号Out，信号Out作为上一级延时单元的信号ret；当延时单元为延时线的最后一级时，输入信号IN为上一级延时单元中异或门U1的
输出端输出信号PASS，信号PASS作为本级延时单元的信号ret；信号Out作为上一级延时单元的信号ret。
[0010]作为本专利技术的进一步技术方案：所述异或门k1控制延时线k2形成环形振荡器，环形振荡器的输出在D触发器k3被采样，采样值是一个熵源，同时这个熵源送入TR CTRL模块k4来产生编程信号TR的值，这个值反馈到环形振荡器，控制其频率。
[0011]与现有技术相比，本专利技术的有益效果是：本专利技术采用全数字电路实现频率可变的数字环形振荡器，熵源的输出又反馈到环形振荡器的频率设定，来提高熵的质量，具有易实施，面积小，功耗低等特点。
附图说明
[0012]图1是延时单元的结构示意图；图2是本专利技术系统的整体结构示意图。
[0013]图3为振荡器频率范围1/(D*(2N+1))时，编码信号TR的示意图。
[0014]图4为振荡器频率范围1/D*3时，编码信号TR的示意图。
具体实施方式
[0015]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0016]实施例1，请参阅图1
‑
4，一种全数字、真随机数熵源系统，包含异或门k1、延时线k2、D触发器k3和TR CTRL模块k4，所述异或门k1的一个输入端连接使能信号Enable，异或门k1的输出端连接延时线k2的信号输入端，延时线k2的信号输出端连接异或门k1的另一个输入端和D触发器k3的一个输入端，D触发器k3的另一个输入端连接时钟信号Clock，D触发器的输出端连接TR CTRL模块的一个输入端，TR CTRL模块的另一个输入端连接时钟信号Clock，TR CTRL模块k4输出编程信号TR到延时线k2，异或门k1控制延时线是否形成一个环，环形振荡器的输出在D触发器k3被采样，采样值就是一个熵源，随机噪声，同时这个值送入TR CTRL模块k4来产生TR的值，这个值反馈到环形控制器，控制其频率。
[0017]实施例2，在实施例1的基础上，本设计的延时线k2由多个延时单元级联组成。其中，延时单元为可编程延时单元，包括反相器A1、异或门U1、异或门U2和异或门U3。
[0018]反相器A1的输入端连接编程信号TR和异或门U2的一个输入端，反相器A1的输出端连接异或门U1的一个输入端，异或门U1的另一个输入端连接异或门U2的另一个输入端和信号IN，异或门U2的输出端连接异或门U3的一个输入端，异或门U1的输出端输出信号PASS，异或门U3的另一个输入端连接信号ret，异或门U3的输出端输出信号Out。
[0019]当延时单元为延时线的第一级时，信号IN为异或门k1的输出信号，信号Out连接异或门k1的一个输入端和D触发器k3的一个输入端，信号ret为后一级延时单元中异或门U3的输出端输出信号Out，信号PASS作为后一级延时单元的信号IN；当延时单元为延时线的中间级时，输入信号IN为上一级延时单元中异或门U1的输出端输出信号PASS，信号PASS作为后一级延时单元的信号IN；信号ret为后一级延时单元的
信号Out，信号Out作为上一级延时单元的信号ret；当延时单元为延时线的最后一级时，输入信号IN为上一级延时单元中异或门U1的输出端输出信号PASS，信号PASS作为本级延时单元的信号ret；信号Out作为上一级延时单元的信号ret。
[0020]工作原理如下：首先构建一个如图1所示的基本延时单元，该延时单元由一个反相器和3个异或门构成，由若干延时单元级联成如图2所示延时线k2，最后一级的延时单元的pass输出接到ret输入。当使能信号Enable=0，TR=000
…1…
0000(独热编码)，延时线形成偶数级反相器。异或门k1输出1，经过延时线的传播延时回到异或门k1的另一个输入，而异或门k1的输出仍然是1，是一个稳定的系统。当Enable=1，TR=000
…1…
0000(独热编码)，延时本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种全数字、真随机数熵源系统，其特征在于，包含异或门k1、延时线、D触发器和TR CTRL模块，所述异或门k1的一个输入端连接使能信号Enable，异或门k1的输出端连接延时线的信号输入端，延时线的信号输出端连接异或门k1的另一个输入端和D触发器的一个输入端，D触发器的另一个输入端连接时钟信号Clock，D触发器的输出端连接TR CTRL模块的一个输入端，TR CTRL模块的另一个输入端连接时钟信号Clock，TR CTRL模块输出编程信号TR到延时线。2.根据权利要求1所述的一种全数字、真随机数熵源系统，其特征在于，所述延时线由多个延时单元级联组成。3.根据权利要求2所述的一种全数字、真随机数熵源系统，其特征在于，所述延时单元为可编程延时单元。4.根据权利要求3所述的一种全数字、真随机数熵源系统，其特征在于，所述延时单元包括反相器A1、异或门U1、异或门U2和异或门U3。5.根据权利要求4所述的一种全数字、真随机数熵源系统，其特征在于，所述反相器A1的输入端连接编程信号TR和异或门U2的一个输入端，反相器A1的输出端连接异或门U1的一个输入端，异或门U1的另一个输入端连接异或门U2的另一个输入端和信号IN，异或门U2的输出端连接异或门U3的一个输入端...

【专利技术属性】
技术研发人员：刘亚东，庄志青，胡红明，
申请(专利权)人：灿芯半导体成都有限公司，
类型：发明
国别省市：