【技术实现步骤摘要】
一种时钟占空比调节电路、SOC芯片及电子设备
[0001]本申请属于电子电路领域，具体涉及一种时钟占空比调节电路、SOC芯片及电子设备。
技术介绍
[0002]芯片设计中，对于高速时钟信号的信号占空比(Duty)要求很高，例如对于周期为200ps的时钟，当时钟的high pulse＝low pulse＝100ps(Duty＝50％)时，系统能很好的工作。当占空比偏离到45％以下或者55％以上时，虽然时钟周期还是200ps，但是可能系统就不能工作了。
[0003]导致系统不能工作的原因是集成电路中的标准单元(主要包含Latch锁存器、DFF(Dispersion Flatened Fiber，色散平坦光纤)器件、各种IP(Intellectual Property，知识产权)核等)对于时钟周期的High pulse及low pulse都有严格要求，不然会导致模块工作不正常。正常的芯片设计，时钟信号基本都期望占空比是50％。
[0004]目前传统的时钟信号占空比调节电路，如图1所示，这是一个典型的包含3路的时钟占...
【技术保护点】
【技术特征摘要】
1.一种时钟占空比调节电路，其特征在于，包括：基本传输支路，用于接收并传输初始时钟信号；N路延时控制支路，每一路延时控制支路，用于根据接收的所述初始时钟信号和外部数字信号，生成延时控制信号，N为大于等于1的正整数，不同延时控制支路对应的延时时间不同，或者产生的延时控制信号不同；复用调节单元，分别与所述基本传输支路和每一路延时控制支路连接，所述复用调节单元具有多种电路结构，所述多种电路结构包括：延时电路，以及用于将占比调大的第一调节电路和/或用于将占空比调小的第二调节电路，其中，所述延时电路、所述第一调节电路和/或所述第二调节电路包含共用的目标逻辑器件；所述复用调节单元，用于根据所述初始时钟信号和每一路延时控制支路输出的延时控制信号，切换自身的电路结构，从而使所述时钟占空比调节电路呈现出不同的电路结构。2.根据权利要求1所述的时钟占空比调节电路，其特征在于，所述N路延时控制支路包括：至少一路第一逻辑门电路，每一路第一逻辑门电路均包括：第一逻辑门和延时链路，不同第一逻辑门电路的延时链路的延时级数不同；所述第一逻辑门的第一输入端用于接收所述外部数字信号，所述第一逻辑门的第二输入端用于接收所述初始时钟信号，所述第一逻辑门的输出端与所述延时链路连接，所述第一逻辑门，用于将接收的外部数字信号与所述初始时钟信号进行第一指定操作；所述延时链路还与所述复用调节单元连接，所述延时链路包含串联的至少一个反相器。3.根据权利要求1所述的时钟占空比调节电路，其特征在于，N路延时控制支路包括：至少一路第二逻辑门电路，每一路第二逻辑门电路均包括：第二逻辑门、反相器和延时链路，不同第二逻辑门电路的延时链路不同；所述反相器的输入端用于接收输入自身的外部数字信号，所述反相器的输出端与所述第二逻辑门的第一输入端连接；所述第二逻辑门的第二输入端用于接收所述初始时钟信号，所述第二逻辑门的输出端与所述延时链路连接，所述第二逻辑门，用于将接收的外部数字信号的反相信号和所述初始时钟信号进行第二指定操作；所述延时链路还与所述复用调节单元连接，所述延时链路包含串联的至少一个反相器。4.根据权利要求1
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3中任一项所述的时钟占空比调节电路，其特征在于，所述复用调节单元包括：反相器；反相晶体管对，所述反相晶体管对的第一端与电源连接，所述反相晶体管对的第二端与数字地连接，所述反相晶体管对的第三端与所述反相器连接，所述反相晶体管对的第四端与所述基本传输支路连接；N个晶体管逻辑对，与N路延时控制支路一一对应，每个晶体管逻辑对的控制端与对应的延时控制支路连接；针对每个晶体管逻辑对，该晶体管逻辑对中的第一晶体管串接于所述电源与所述反相晶体管对的第一端之间，该晶体管逻辑对中的第二晶体管与所述反相晶体管对并联，且该第二晶体管的第一端与所述反相器连接，该第二晶体管的第二端与所述
数字地连接；该晶体管逻辑对中的第二晶体管串接于所述反相晶体管对的第二端与所述数字地之间，该晶体管逻辑对中的第一晶体管与所述反相晶体管对并联，且该第一晶体管的第一端与所述电源连接，该第一晶体管的第二端与所述反相器连接。5.根据权利要求4所述的时钟占空比调节电路，其特征在于，若该晶体管逻辑对对应的延时控制支路为第一逻辑门电路，则该晶体管逻辑对中的第一晶体管串接于所述电源与所述反相晶体管对的第一端之间，该...
【专利技术属性】
技术研发人员：黄瑞锋，杨昌楷，
申请(专利权)人：海光信息技术股份有限公司，
类型：新型
国别省市：
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