二倍频参考时钟电路、芯片及电子设备制造技术

本申请实施例涉及集成电路领域，公开了一种二倍频参考时钟电路、芯片及电子设备。上述二倍频参考时钟电路中数字控制模块用于根据第一校准环路通过延迟参考时钟生成的第一延迟时钟和参考时钟向第一校准环路发送第一校准信号，校准第一校准环路，以使第一校准环路生成发送至二倍频模块的第一校准时钟；以及根据第二校准环路通过延迟参考时钟生成的第二延迟时钟和第一校准时钟向第二校准环路发送第二校准信号，校准第二校准环路，以使第二校准环路生成发送至二倍频模块的第二校准时钟；二倍频模块用于根据第一校准时钟和第二校准时钟生成二倍频参考时钟，以低功耗实现参考时钟的占空比校准，同时使生成二倍频参考时钟能够降低环路内的噪声。够降低环路内的噪声。够降低环路内的噪声。

【技术实现步骤摘要】
二倍频参考时钟电路、芯片及电子设备


[0001]本申请实施例涉及集成电路
，特别涉及一种二倍频参考时钟电路、芯片及电子设备。

技术介绍

[0002]频率综合器是无线通信芯片中产生本地振荡信号的核心模块，其性能根本上取决于输入的参考时钟的干净程度，一般采用晶体振荡器（crystal oscillator）产生参考时钟，但是晶体振荡器的晶振频率较低，分频系数较大，导致带内噪声增益倍数升高，难以实现优异的相噪性能。通过对参考时钟进行倍频可以解决上述问题，例如对输入的参考时钟与经延迟的参考时钟进行异或以生成二倍频时钟，而二倍频时钟要求参考时钟的占空比精确到50%，避免二倍频参考时钟产生周期性的快慢频，从而导致二倍频电路中产生周期性的杂散信号。因此，如何实现输入参考时钟的占空比校准显得尤为重要。
[0003]为了实现精确的50%占空比校准环路，一种方法是对参考时钟进行RC低频滤波得到直流电平，然后根据直流电平与电路工作电压的1/2的比较结果，调节延迟链的延时时间或者延迟缓冲阈值电压，以实现参考时钟的占空比调节，但是这种方法所采用的RC电路占据面积较大，且功耗高；另一种方法是采用数字化延迟链校准环路对参考时钟的占空比进行调节，需要参考时钟的上升沿和下降沿同时参与，则校准环路需要保证输入和输出的参考时钟的占空比保持不变，对电路的各参数要求较高，较难实现。

技术实现思路

[0004]本申请实施例的目的在于提供一种二倍频参考时钟电路、芯片及电子设备，可以低功耗地实现参考时钟的占空比校准，以使生成的二倍频参考时钟能够降低环路内的噪声，且电路占据面积较小。
[0005]为解决上述技术问题，本申请的实施例提供了一种二倍频参考时钟电路，包括：第一校准环路、第二校准环路、数字控制模块和二倍频模块，所述第一校准环路和所述第二校准环路均与所述数字控制模块连接，所述第一校准环路和所述第二校准环路还均与所述二倍频模块连接；所述第一校准环路用于延迟输入的参考时钟以生成第一延迟时钟，并将所述第一延迟时钟输入至所述数字控制模块，所述第二校准环路用于延迟所述参考时钟以生成第二延迟时钟，并将所述第二延迟时钟输入至所述数字控制模块；所述数字控制模块用于根据所述第一延迟时钟和所述参考时钟向所述第一校准环路发送第一校准信号，所述第一校准信号用于校准所述第一校准环路，以使所述第一校准环路生成第一校准时钟，并将所述第一校准时钟发送至所述二倍频模块；所述数字控制模块还用于根据所述第二延迟时钟和所述第一校准时钟向所述第二校准环路发送第二校准信号，所述第二校准信号用于校准所述第二校准环路，以使所述第二校准环路生成第二校准时钟，并将所述第二校准时钟发送至所述二倍频模块；所述二倍频模块用于根据所述第一校准时钟和所述第二校准时钟生成二倍频参考时钟。
[0006]本申请的实施例还提供了一种芯片，包括上述的二倍频参考时钟电路。
[0007]本申请的实施例还提供了一种电子设备，包括上述的芯片。
[0008]本申请实施例的二倍频参考时钟电路，包括第一校准环路、第二校准环路、数字控制模块和二倍频模块，第一校准环路用于延迟输入的参考时钟以生成第一延迟时钟，并将第一延迟时钟输入至连接的数字控制模块，第二校准环路用于延迟输入的参考时钟以生成第二延迟时钟，并将第二延迟时钟输入至连接的数字控制模块，数字控制模块用于根据第一延迟时钟和参考时钟向第一校准环路发送第一校准信号，以校准第一校准环路，使第一校准环路生成发送至二倍频模块的第一校准时钟，数字控制模块还用于根据第二延迟时钟和第一校准时钟向第二校准环路发送第二校准信号，以校准第二校准环路，使第二校准环路生成发送至二倍频模块的第二校准时钟，二倍频模块用于根据第一校准时钟和第二校准时钟生成二倍频参考时钟。由于通过两个校准环路分别对延迟的参考时钟进行校准，即对延迟的参考时钟的占空比进行校准，可以得到符合所需占空比要求的校准时钟，并基于生成的两路校准时钟生成二倍频时钟，可以避免二倍频参考时钟由于占空比不符合要求而产生周期性的快慢频，导致二倍频电路中产生周期性的杂散信号，另外，生成的二倍频参考时钟能够降低环路内的噪声，并且相较于RC电路占据面积较小、功耗较低。
[0009]另外，所述第一校准环路包括第一数控延迟单元和第二数控延迟单元；所述第一校准信号具体用于校准所述第一数控延迟单元和所述第二数控延迟单元，以使所述第一数控延迟单元生成延迟于所述参考时钟1/2个周期的一级校准时钟，所述第二数控延迟单元生成延迟于所述参考时钟1个周期的二级校准时钟；所述数字控制模块具体用于根据所述第二延迟时钟和所述一级校准时钟输出所述第二校准信号。
[0010]另外，所述第一校准环路包括第一数控延迟单元、第二数控延迟单元、第三数控延迟单元和第四数控延迟单元；所述第一校准信号还用于校准所述第一数控延迟单元、所述第二数控延迟单元、所述第三数控延迟单元和所述第四数控延迟单元，以使所述第一数控延迟单元生成延迟于所述参考时钟1/4个周期的一级校准时钟，所述第二数控延迟单元生成延迟于所述参考时钟1/2个周期的二级校准时钟、所述第三数控延迟单元生成延迟于所述参考时钟3/4个周期的三级校准时钟，所述第四数控延迟单元生成延迟于所述参考时钟1个周期的四级校准时钟；所述数字控制模块还用于根据所述第二延迟时钟和所述二级校准时钟输出所述第二校准信号。
[0011]另外，所述第二校准环路包括一个细调数控延迟单元和一个或门电路；所述第二校准信号具体用于校准所述细调数控延迟单元，以使所述细调数控延迟单元生成延迟于所述参考时钟预设长度周期的五级校准时钟；所述或门电路用于根据所述五级校准时钟和所述参考时钟输出所述第二校准时钟，所述第二校准时钟的下降沿延迟于所述参考时钟的上升沿1/2个周期。
[0012]另外，所述二倍频模块具体用于根据延迟于所述参考时钟1/4个周期的一级校准时钟和下降沿延迟于所述参考时钟的上升沿1/2个周期的第二校准时钟生成所述二倍频参考时钟。
[0013]另外，所述二倍频参考时钟电路还包括数据选择器，所述数据选择器分别与所述第一校准环路和所述第二校准环路连接；所述数据选择器用于对所述参考时钟的占空比大小进行检测，对于占空比小于预设的标准占空比的参考时钟，将所述参考时钟输入至所述
第一校准环路和所述第二校准环路，对于占空比大于所述标准占空比的参考时钟进行取反，并将取反后的参考时钟输入至所述第一校准环路和所述第二校准环路，以使所述第一校准环路生成所述第一延迟时钟，所述第二校准环路生成所述第二延迟时钟，以实现对参考时钟不同占空比的校准，校准范围更加全面。
[0014]另外，所述二倍频参考时钟电路还包括晶振缓冲电路，所述晶振缓冲电路与所述数据选择器连接；所述晶振缓冲电路用于对所述参考时钟的占空比大小进行检测，并在检测到所述参考时钟的占空比与所述标准占空比的差值大于第一预设阈值的情况下，对所述参考时钟的占空比进行调节，并将调节后的参考时钟输入至所述数据选择器；其中，所述调节后的参考时钟的占空比与所述标准占空比的差值小于所述第一预设本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种二倍频参考时钟电路，其特征在于，包括：第一校准环路、第二校准环路、数字控制模块和二倍频模块，所述第一校准环路和所述第二校准环路均与所述数字控制模块连接，所述第一校准环路和所述第二校准环路还均与所述二倍频模块连接；所述第一校准环路用于延迟输入的参考时钟以生成第一延迟时钟，并将所述第一延迟时钟输入至所述数字控制模块，所述第二校准环路用于延迟所述参考时钟以生成第二延迟时钟，并将所述第二延迟时钟输入至所述数字控制模块；所述数字控制模块用于根据所述第一延迟时钟和所述参考时钟向所述第一校准环路发送第一校准信号，所述第一校准信号用于校准所述第一校准环路，以使所述第一校准环路生成第一校准时钟，并将所述第一校准时钟发送至所述二倍频模块；所述数字控制模块还用于根据所述第二延迟时钟和所述第一校准时钟向所述第二校准环路发送第二校准信号，所述第二校准信号用于校准所述第二校准环路，以使所述第二校准环路生成第二校准时钟，并将所述第二校准时钟发送至所述二倍频模块；所述二倍频模块用于根据所述第一校准时钟和所述第二校准时钟生成二倍频参考时钟。2.根据权利要求1所述的二倍频参考时钟电路，其特征在于，所述第一校准环路包括第一数控延迟单元和第二数控延迟单元；所述第一校准信号具体用于校准所述第一数控延迟单元和所述第二数控延迟单元，以使所述第一数控延迟单元生成延迟于所述参考时钟1/2个周期的一级校准时钟，所述第二数控延迟单元生成延迟于所述参考时钟1个周期的二级校准时钟；所述数字控制模块具体用于根据所述第二延迟时钟和所述一级校准时钟输出所述第二校准信号。3.根据权利要求1所述的二倍频参考时钟电路，其特征在于，所述第一校准环路包括第一数控延迟单元、第二数控延迟单元、第三数控延迟单元和第四数控延迟单元；所述第一校准信号还用于校准所述第一数控延迟单元、所述第二数控延迟单元、所述第三数控延迟单元和所述第四数控延迟单元，以使所述第一数控延迟单元生成延迟于所述参考时钟1/4个周期的一级校准时钟，所述第二数控延迟单元生成延迟于所述参考时钟1/2个周期的二级校准时钟、所述第三数控延迟单元生成延迟于所述参考时钟3/4个周期的三级校准时钟，所述第四数控延迟单元生成延迟于所述参考时钟1个周期的四级校准时钟；所述数字控制模块还用于根据所述第二延迟时钟和所述二级校准时钟输出所述第二校准信号。4.根据权利要求3所述...

【专利技术属性】
技术研发人员：张哲瑞，汝嘉耘，宋飞，张京华，
申请(专利权)人：芯翼成科技成都有限公司，
类型：发明
国别省市：