一种降低碳化硅外延基平面位错的方法技术

本发明专利技术公开了一种降低碳化硅外延基平面位错的方法，属于碳化硅晶体材料技术领域；方法为：将碳化硅晶体衬底进行研磨、机械抛光工艺；之后将衬底表面覆盖一层碳膜之后进行退火处理或将衬底在氩气气氛中进行退火处理，释放厚度去除时所残留的加工应力；所述退火处理的保温时间为3

【技术实现步骤摘要】
一种降低碳化硅外延基平面位错的方法


[0001]本专利技术属于碳化硅晶体材料
，涉及一种降低碳化硅外延基平面位错的方法，用于提高衬底基平面位错在外延过程中的转化率。

技术介绍

[0002]碳化硅材料作为当下最为热门的宽禁带半导体材料之一，具有禁带宽度大、临界击穿电场大、电子饱和漂移速度大和导热性高等优异性能，由此决定了碳化硅材料在智能电网、电动汽车、轨道交通、新能源并网、开关电源、工业电机以及家用电器等领域的广泛应用，展现出了良好的发展前景。与传统硅功率器件制作工艺不同的是，碳化硅功率器件不能直接在碳化硅单晶材料上制备，需要在导电型碳化硅单晶衬底上生长高质量外延材层，在外延层上制造各类器件。碳化硅相关器件的发展离不开碳化硅衬底外延技术的发展，而碳化硅衬底中的缺陷不仅会影响外延过程的良率且对器件的性能具有较大的影响。因此，如何通过精确控制碳化硅衬底中的缺陷从而获得高质量的碳化硅外延层变得非常重要。
[0003]碳化硅衬底表面处理是碳化硅外延面临的重要问题之一。早期由于碳化硅衬底切磨抛工艺过程带来的划痕、亚损伤层、污染物残留等问题较多，研究者在外延之前采用湿法腐蚀降低衬底表面缺陷对外延薄膜质量的影响。有效调控碳化硅外延层中的缺陷是确保碳化硅功率器件性能与可靠性的关键。碳化硅外延层中的缺陷主要分为层错、位错、表面缺陷及点缺陷。层错（SFs）存在多种构型，包括 Shockley SFs与Frank
‑
type SFs，4H碳化硅中位错包括螺位错（TSD）、刃位错(TED)、基平面位错(BPD)、微管(MP)等，可通过缺陷选择刻蚀观察到。其中螺位错主要来自衬底螺位错向外延层蔓延，影响器件击穿电压，造成器件可靠性降低。刃位错主要来自衬底刃位错的延伸，同时由于基平面位错向刃位错的转化，外延层中刃位错密度增加，刃位错对器件性能影响较小。微管缺陷目前已经可以得到很好的控制。基平面位错造成双极器件正向电压漂移，影响器件稳定性。结合碳化硅从晶体到衬底的生产过程，导致基平面位错产生的主要原因包括晶体生长过程的温场热应力、原料中的杂质原子，加工过程的切割、研磨、抛光中产生的加工应力聚集。从衬底到外延的生产过程，导致基平面位错产生的主要原因包括衬底本身的基平面位错和外延过程存在热应力新产生的基平面位错。
[0004]在晶体生长过程中基平面位错沿着（0001）面滑移，目前 99%以上的基平面位错在碳化硅外延层与衬底界面转化为刃位错。但是仍有部分基平面位错延伸至外延层，对器件性能带来致命影响。将基平面位错转化为刃位错是碳化硅外延研究关注重点之一。生长温度对基平面位错演变无影响，高 C/Si 比和低的生长速率有利于抑制衬底基平面位错向碳化硅外延层的传播。基平面位错向刃位错的转换与位错线和生长方向的夹角α相关，减小衬底倾斜角度，能够增加基平面位错与生长方向的夹角，减小刃位错与生长方向的夹角，从而增加基平面位错向刃位错的转换效率。在4
°
倾角碳化硅衬底上获得BPD转换效率≥97%的外延层。低掺杂浓度n
‑
碳化硅外延层有利于 BPD向TED的转化，在n掺杂浓度< 10
16
푐푚
‑3时BPD转换效率达到96%~99%。在熔融 KOH 中刻蚀后的碳化硅衬底上外延能够提升BPDs的转化效
率，通过这种方式获得了无 BPD 缺陷的碳化硅外延层。此外，采用KOH
–
NaOH
–
MgO共熔混合物刻蚀衬底、氢气原位刻蚀衬底、间隔再生长方法、引入缓冲层等方式也能够有效提高 BPDs 的转化效率甚至达到 100%转化。
[0005]在实际外延生产中，经常会发现外延后晶圆中心的基平面位错密度较高，外延过程中心基平面位错转化率低的问题。

技术实现思路

[0006]本专利技术克服了现有技术的不足，提出一种降低碳化硅外延基平面位错的方法；解决外延后晶圆中心的基平面位错密度较高，外延过程中心基平面位错转化率低的问题。
[0007]为了达到上述目的，本专利技术是通过如下技术方案实现的。
[0008]一种降低碳化硅外延基平面位错的方法，包括以下步骤：1）将碳化硅晶体衬底进行研磨、机械抛光工艺。
[0009]2）在常规退火过程中，由于硅的沸点比碳的沸点低，表面会出现碳化，将衬底表面覆盖一层碳膜之后进行退火处理或将衬底在氩气气氛中进行退火处理，既可以避免高温碳化又可以释放厚度去除时所残留的加工应力；所述退火处理的保温时间为3
‑
4小时。
[0010]3）退火后，覆盖碳膜的衬底将碳膜去除之后进行化学机械抛光；在氩气气氛中退火处理的衬底直接进行化学机械抛光。
[0011]4）化学机械抛光之后进行外延。
[0012]优选的，所述退火处理的保温时间为3小时。
[0013]优选的，所述退火处理的保温温度为1000℃。
[0014]优选的，所述的氩气气氛中添加有SiH4气体。
[0015]优选的，所述的碳化硅晶体的制备方法为PVT法。
[0016]优选的，衬底进行外延的方法为CVD法。
[0017]本专利技术相对于现有技术所产生的有益效果为：本专利技术通过将机械抛光后的衬底进行覆盖碳膜退火或将机械抛光后的衬底在氩气保护下添加适量SiH4退火，并通过调控衬底覆盖碳膜退火时间或氩气保护退火时间；退火后的衬底经过外延基平面位错转化率达到100%，此方法可以有效解决晶体在切割、研磨、机械抛光过程中，加工硬化后材料内部存在内应力，提高基平面位错转化率。
附图说明
[0018]图1为实施例1和2采用的退火温度设定曲线。
[0019]图2为实施例1附碳膜退火0、1、2、3小时的衬底和外延片基平面位错趋势对应图。
[0020]图3为实施例2氩气保护退火 0、1、2、3小时的衬底和外延片基平面位错趋势对应图。
[0021]图4为实施例2氩气保护退火的装置结构示意图。
[0022]图5为实施例1覆膜不同退火时间下外延后基平面位错密度分布图。
[0023]图6为实施例2氩气保护不同退火时间下外延后基平面位错密度分布图。
具体实施方式
[0024]为了使本专利技术所要解决的技术问题、技术方案及有益效果更加清楚明白，结合实施例和附图，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。下面结合实施例及附图详细说明本专利技术的技术方案，但保护范围不被此限制。
[0025]实施例1本实施例提供一种降低碳化硅外延基平面位错的方法；本实施例是通过将表面覆盖碳膜的衬底进行退火，释放厚度去除时所残留的加工应力，以降低碳化硅外延基平面位错。本实施例取同一晶体，切割成四个完全相同的衬底，进行处理。
[0026]如图2所示，将同一晶体切割成相邻的四个衬底经过相同研磨、机械抛光工艺。
[0027]将四个衬底表面均覆盖一层碳膜。
[0028]将表面覆盖碳膜的衬底进行不同时间本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种降低碳化硅外延基平面位错的方法，其特征在于，包括以下步骤：1）将碳化硅晶体衬底进行研磨、机械抛光工艺；2）之后将衬底表面覆盖一层碳膜之后进行退火处理或将衬底在氩气气氛中进行退火处理，释放厚度去除时所残留的加工应力；所述退火处理的保温时间为3
‑
4小时；3）退火后，覆盖碳膜的衬底将碳膜去除之后进行化学机械抛光；在氩气气氛中退火处理的衬底直接进行化学机械抛光；4）化学机械抛光之后进行外延。2.根据权利要求1所述的一种降低碳化硅外延基平面位错的方法，其特...

【专利技术属性】
技术研发人员：殷祥凯，侯晓蕊，李天，魏汝省，李斌，王光耀，杨牧轩，潘琳茹，田蕾，张峰，张馨丹，靳霄曦，
申请(专利权)人：山西烁科晶体有限公司，
类型：发明
国别省市：