【技术实现步骤摘要】
鉴相器、时钟恢复电路、锁相环电路及电子设备
[0001]本申请涉及集成电路
，具体而言，本申请涉及一种鉴相器、时钟恢复电路、锁相环电路及电子设备。
技术介绍
[0002]鉴相器是一种广泛用于高速接口芯片中完成时钟恢复功能的电路模块。相关技术中的鉴相器如图1所示，由四个D触发器(FF1，FF2，FF3，FF4)和两个异或门(XOR1，XOR2)所组成，Din表示接收到的随机数据流，其为随机的0，1，分别对应低电平和高电平两种状态。CK为本地时钟信号，占空比为50％，其频率等于数据流的码率，FF1，FF2，FF4为上升沿采样，FF3为下降沿采样。
[0003]对于某一个CK上升沿刚好完成的时刻，S3为此时刻采样的数据，S0和S2为半个周期前对数据的采样结果，S1为上一个周期的采样结果。当S1和S2一致时，说明数据的变化沿在CK的下降沿(即CK上升沿半个周期的时刻，当CK的下降沿与数据的变化沿在同一时刻时，CK的上升沿为最佳采样点，因为其离数据两端变化沿最远)之后，此时X输出0，Y输出1，表示时钟超前。当S3和S2一...
【技术保护点】
【技术特征摘要】
1.一种鉴相器，其特征在于，包括：时钟调整电路、触发电路、反相电路和比较电路，其中，所述时钟调整电路的输出端连接所述触发电路的输入端；所述触发电路的输出端分别与所述反相电路和所述比较电路的输入端连接；所述比较电路的输入端还与所述反相电路的输出端连接；所述时钟调整电路，用于对输入的第二时钟信号的占空比进行调整，输出第一时钟信号到所述触发电路，所述第一时钟信号的占空比为50％；所述触发电路，用于根据所述第一时钟信号对接收到的随机数据流信号进行采样，输出采样信号；所述反相电路，用于对接收到的所述采样信号进行反相，输出反相后的采样信号；所述比较电路，用于根据接收到的所述采样信号和所述反相后的采样信号，输出比较信号。2.根据权利要求1所述的鉴相器，其特征在于，所述触发电路包括：第一D触发器、第二D触发器、第三D触发器、第四D触发器和第五D触发器，其中，所述第一D触发器、第二D触发器和第五D触发器依次连接，所述第三D触发器和第四D触发器连接，且，所述第一D触发器和所述第三D触发器的D端用于接收所述随机数据流信号；所述第一D触发器、第二D触发器和第五D触发器，以及所述第四D触发器的输出端Q还分别与所述反相电路的输入端连接，用于将采样信号输出到所述反相电路。3.根据权利要求2所述的鉴相器，其特征在于，所述反相电路包括：第一反相器、第二反相器、第三反相器和第四反相器，其中，所述第一反相器的输入端连接所述第一D触发器的输出端Q，用于对所述第一D触发器的输出的第一采样信号进行反相，输出反相后的第一采样信号；所述第二反相器的输入端连接所述第二D触发器的输出端Q，用于对所述第二D触发器的输出的第二采样信号进行反相，输出反相后的第二采样信号；所述第三反相器的输入端连接所述第五D触发器的输出端Q，用于对所述第五D触发器的输出的第三采样信号进行反相，输出反相后的第三采样信号；所述第四反相器的输入端连接所述第四D触发器的输出端Q，用于对所述第四D触发器的输出的第四采样信号进行反相，输出反相后的第四采样信号。4.根据权利要求3所述的鉴相器，其特征在于，所述第一D触发器、第二D触发器和第五D触发器，以及所述第四D触发器在所述第一时钟信号的上升沿的控制下进行采样，所述第三D触发器在所述第一时钟信号的下降沿的控制下进行采样。5.根据权利要求4所述的鉴相器，其特征在于，所述比较电路包括第一比较电路和第二比较电路，其中，所述第一比较电路包括：第一与非门、第二与非门和第三与非门；所述第二比较电路包括：第四与非门、第五与非门和第六与非门；所述第一与非门的输入端分别与所述第二D触发器、所述第五D触发器和所述第四D触发器的输出端Q连接，还与所述第一反相器的输出端连接；所述第二与非门的输入端分别与所述第二反相器、所述第三反相器和所述第四反相器的输出端连接，还与所述第一D触发...
【专利技术属性】
技术研发人员：何力，
申请(专利权)人：北京奕斯伟计算技术股份有限公司，
类型：发明
国别省市：
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