译码电路及显示装置制造方法及图纸

提供了一种译码电路及显示装置，属于电子技术领域。该译码电路包括的每个逻辑电路组中，各个N型晶体管和各个P型晶体管均沿第二方向排布，N型晶体管和P型晶体管沿相交于第二方向的第一方向排布，以及任一晶体管的衬底隔离区均位于晶体管在第一方向上的两侧，且衬底隔离区上开设有沿第二方向排布的转接孔。如此，可以由具有转接孔的衬底隔离区将P型晶体管和N型晶体管隔断，使得相邻的P型晶体管与N型晶体管之间的间距大于相邻的两个相同类型的晶体管(如，N型晶体管或P型晶体管)之间的间距，确保N型晶体管和P型晶体管保持足够大的间距。进而，可以避免不同类型的晶体管之间相互干扰，使得电路具有较好的稳定性，避免闩锁效应的发生。的发生。的发生。

【技术实现步骤摘要】
译码电路及显示装置


[0001]本公开涉及电子
，特别涉及一种译码电路及显示装置。

技术介绍

[0002]译码电路(如，3
‑
8译码器)是显示装置中必不可少的电路之一，用于将二进制数据转换为十进制数据，以适配显示装置。
[0003]其中，译码电路一般包括相互连接的多个逻辑门电路(如，非门、与非门和或非门)。每个逻辑门电路均至少包括一个N型金属氧化物半导体(metal oxide semiconductor，MOS)晶体管和一个PMOS晶体管。即，每个逻辑门电路均包括至少一个互补金属氧化物半导体(complementary MOS，CMOS)晶体管。
[0004]但是，受目前的排布方式影响，当CMOS晶体管中一个晶体管受到干扰影响，就会反馈至另一个晶体管。如此，会导致CMOS晶体管中的PMOS晶体管和NMOS晶体管相继触发而导通，发生闩锁(latch up)效应。

技术实现思路

[0005]提供了一种译码电路及显示装置，可以解决相关技术中译码电路易发生闩锁效应的问题。所述技术方案如下：
[0006]一方面，提供了一种译码电路，所述译码电路包括：
[0007]沿第一方向依次排布且相互连接的多个逻辑电路组；
[0008]每个所述逻辑电路组包括：沿第二方向依次排布且相互连接的多个逻辑电路，所述第二方向与所述第一方向相交；
[0009]每个所述逻辑电路包括：相互连接的至少一个N型晶体管和至少一个P型晶体管，所述N型晶体管和所述P型晶体管均具有沟道区和衬底隔离区，所述衬底隔离区在所述第一方向上位于所述沟道区的两侧，且所述衬底隔离区上开设有多个沿所述第二方向依次排布的转接孔，用于供所需连接的各部分转接；
[0010]其中，每个所述逻辑电路组中，多个逻辑电路包括的各个N型晶体管沿所述第二方向依次排布，各个P型晶体管沿所述第二方向依次排布，所述P型晶体管和所述N型晶体管沿所述第一方向依次排布，且在所述第一方向上相邻的P型晶体管与N型晶体管的沟道区之间的间距，大于在所述第二方向上相邻的两个相同类型的晶体管的沟道区之间的间距，所述相同类型的晶体管包括P型晶体管和N型晶体管。
[0011]可选的，每相邻两个所述逻辑电路组沿在所述第二方向上延伸的轴线镜像对称设置。
[0012]可选的，每相邻两个所述逻辑电路组中，位于所述轴线两侧的各个晶体管共用同一个衬底隔离区。
[0013]可选的，在所述第一方向上相邻的P型晶体管与N型晶体管包括的相邻的两个衬底隔离区中，一个衬底隔离区远离另一个衬底隔离区的一侧与所述另一个衬底隔离区远离所
述一个衬底隔离区的一侧之间的间距，大于在所述第二方向上相邻的两个相同类型的晶体管的沟道区之间的间距。
[0014]可选的，对于在所述第一方向上相邻的P型晶体管和N型晶体管中的每个晶体管而言，所述晶体管包括的衬底隔离区中，靠近相邻的另一晶体管的衬底隔离区与所述晶体管的沟道区之间的间距，大于远离相邻的另一晶体管的衬底隔离区与所述晶体管的沟道区之间的间距。
[0015]可选的，在所述第一方向上相邻的P型晶体管与N型晶体管的沟道区之间的间距，大于所述P型晶体管的沟道区的宽度与所述N型晶体管的宽度之差，并且，所述P型晶体管的沟道区的宽度大于所述N型晶体管的宽度，所述宽度的方向平行于所述第一方向。
[0016]可选的，所述P型晶体管的衬底隔离区的面积大于所述N型晶体管的衬底隔离区的面积。
[0017]可选的，每个所述逻辑电路中，各个P型晶体管位于同一侧的衬底隔离区临接且在所述第二方向上平齐，各个P型晶体管的沟道区相互间隔且至少一侧在所述第二方向上平齐；
[0018]并且，各个N型晶体管位于同一侧的衬底隔离区临接且在所述第二方向上平齐，各个N型晶体管的沟道区相互间隔且至少一侧在所述第二方向上平齐。
[0019]可选的，所述N型晶体管和所述P型晶体管均具有俯视图呈矩形的栅极层和源漏金属层；
[0020]以及，所述栅极层和所述源漏金属层相互交叠，且所述栅极层的长度方向沿所述第一方向延伸，所述源漏金属层的长度方向沿所述第二方向延伸；
[0021]其中，所述栅极层和所述源漏金属层的交叠区域为所述沟道区。
[0022]可选的，每个所述逻辑电路还分别与第一直流电源线和第二直流电源线连接，并用于基于所述第一直流电源线提供的信号和所述第二直流电源线提供的信号进行逻辑处理；
[0023]其中，所述第一直流电源线和所述第二直流电源线中，至少一条电源线在所述第二方向上的宽度大于等于宽度阈值。
[0024]可选的，所述第一直流电源线和所述第二直流电源线分别位于所述多个逻辑电路组在所述第二方向上的两侧，并均沿所述第一方向延伸，且所述第一直流电源线在所述第二方向上的宽度和所述第二直流电源线在所述第二方向上的宽度相等。
[0025]可选的，所述译码电路位于基底一侧，且所述译码电路中，相互连接的各部分之间通过沿远离所述基底的方向依次层叠的多层金属走线连接，以及每相邻两层金属走线通过过孔相互搭接，且交叠面积均小于面积阈值。
[0026]可选的，所述译码电路中，相互连接的各部分之间通过沿远离所述基底的方向依次层叠的第一金属走线、第二金属走线和第三金属走线共三层金属走线连接；
[0027]其中，所述第一金属走线包括沿所述第一方向延伸的多条线段和沿所述第二方向延伸的多条线段，所述第二金属走线包括沿所述第二方向延伸的多条线段，所述第三金属走线包括沿所述第一方向延伸的多条线段；
[0028]并且，每个所述逻辑电路连接的第一直流电源线和第二直流电源线均与所述第三金属走线位于同层。
[0029]可选的，所述译码电路为3
‑
8译码电路；所述多个逻辑电路组被划分为沿所述第一方向依次排布的一个第一逻辑电路组和八个第二逻辑电路组；
[0030]所述第一逻辑电路组中的多个逻辑电路包括：沿所述第二方向依次排布的三个第一非门和一个二输入与非门；
[0031]每个所述第二逻辑电路组中的多个逻辑电路包括：沿所述第二方向依次排布的一个三输入与非门、一个或非门和一个第二非门；
[0032]其中，所述第一非门和所述第二非门均包括一个N型晶体管和一个P型晶体管，所述二输入与非门和所述或非门均包括两个N型晶体管和两个P型晶体管，所述三输入与非门包括三个N型晶体管和三个P型晶体管；
[0033]所述三个第一非门的输入端和输出端分别与八个第二逻辑电路组中各个三输入与非门的输入端连接，所述二输入与非门的输出端与每个所述第二逻辑电路组中的或非门的一个输入端连接，以及，每个所述第二逻辑电路组中，所述三输入与非门的输出端与所述或非门的另一个输入端连接，所述或非门的输出端与所述第二非门的输入端连接。
[0034]另一方面，提供了一种显示装置，所述显示装置包括：面板驱动电路和显示面板，所述面板驱动电路与所述显示面板连接，并用于驱动所述显示面板显示；其本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种译码电路，其特征在于，所述译码电路包括：沿第一方向依次排布且相互连接的多个逻辑电路组；每个所述逻辑电路组包括：沿第二方向依次排布且相互连接的多个逻辑电路，所述第二方向与所述第一方向相交；每个所述逻辑电路包括：相互连接的至少一个N型晶体管和至少一个P型晶体管，所述N型晶体管和所述P型晶体管均具有沟道区和衬底隔离区，所述衬底隔离区在所述第一方向上位于所述沟道区的两侧，且所述衬底隔离区上开设有多个沿所述第二方向依次排布的转接孔，用于供所需连接的各部分转接；其中，每个所述逻辑电路组中，多个逻辑电路包括的各个N型晶体管沿所述第二方向依次排布，各个P型晶体管沿所述第二方向依次排布，所述P型晶体管和所述N型晶体管沿所述第一方向依次排布，且在所述第一方向上相邻的P型晶体管与N型晶体管的沟道区之间的间距，大于在所述第二方向上相邻的两个相同类型的晶体管的沟道区之间的间距，所述相同类型的晶体管包括P型晶体管和N型晶体管。2.根据权利要求1所述的译码电路，其特征在于，每相邻两个所述逻辑电路组沿在所述第二方向上延伸的轴线镜像对称设置。3.根据权利要求2所述的译码电路，其特征在于，每相邻两个所述逻辑电路组中，位于所述轴线两侧的各个晶体管共用同一个衬底隔离区。4.根据权利要求1至3任一所述的译码电路，其特征在于，在所述第一方向上相邻的P型晶体管与N型晶体管包括的相邻的两个衬底隔离区中，一个衬底隔离区远离另一个衬底隔离区的一侧与所述另一个衬底隔离区远离所述一个衬底隔离区的一侧之间的间距，大于在所述第二方向上相邻的两个相同类型的晶体管的沟道区之间的间距。5.根据权利要求1至3任一所述的译码电路，其特征在于，对于在所述第一方向上相邻的P型晶体管和N型晶体管中的每个晶体管而言，所述晶体管包括的衬底隔离区中，靠近相邻的另一晶体管的衬底隔离区与所述晶体管的沟道区之间的间距，大于远离相邻的另一晶体管的衬底隔离区与所述晶体管的沟道区之间的间距。6.根据权利要求1至3任一所述的译码电路，其特征在于，在所述第一方向上相邻的P型晶体管与N型晶体管的沟道区之间的间距，大于所述P型晶体管的沟道区的宽度与所述N型晶体管的宽度之差，并且，所述P型晶体管的沟道区的宽度大于所述N型晶体管的宽度，所述宽度的方向平行于所述第一方向。7.根据权利要求1至3任一所述的译码电路，其特征在于，所述P型晶体管的衬底隔离区的面积大于所述N型晶体管的衬底隔离区的面积。8.根据权利要求1至3任一所述的译码电路，其特征在于，每个所述逻辑电路中，各个P型晶体管位于同一侧的衬底隔离区临接且在所述第二方向上平齐，各个P型晶体管的沟道区相互间隔且至少一侧在所述第二方向上平齐；并且，各个N型晶体管位于同一侧的衬底隔离区临接且在所述第二方向上平齐，各个N型晶体管的沟道区相互间隔且至少一侧在所述第二方向上平齐。9.根据权利要求1至3任一所述的译码电路，其特征在于，所述N型晶体管和所述P型晶体管均具有俯视图呈矩形的栅极层和源漏金属层；以及，所述栅极层和所述源漏金属层相互交叠，...

【专利技术属性】
技术研发人员：江尚洪，单庆山，范龙飞，李大超，卢鹏程，马瑶希，
申请(专利权)人：云南创视界光电科技有限公司，
类型：发明
国别省市：