半导体元件及其制作方法技术

本发明专利技术公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为先提供一包含MRAM区域与逻辑区域的基底，然后形成第一金属间介电层于基底上，形成第一金属内连线与第二金属内连线于MRAM区域的第一金属间介电层内，形成一自旋轨道转矩式(spin orbit torque,SOT)层于第一金属内连线与第二金属内连线上，形成一磁性隧穿结(magnetic tunneling junction,MTJ)堆叠结构于SOT层上，形成一硬掩模于MTJ堆叠结构上，利用该硬掩模图案化MTJ堆叠结构以形成MTJ，形成一遮盖层于SOT层与硬掩模上，再图案化遮盖层以及SOT层。再图案化遮盖层以及SOT层。再图案化遮盖层以及SOT层。

【技术实现步骤摘要】
半导体元件及其制作方法


[0001]本专利技术涉及一种制作半导体元件，尤其是涉及一种制作磁阻式随机存取存储器(magnetoresistive random access memory,MRAM)元件的方法。

技术介绍

[0002]已知，磁阻(magnetoresistance,MR)效应是材料的电阻随着外加磁场的变化而改变的效应，其物理量的定义，是在有无磁场下的电阻差除上原先电阻，用以代表电阻变化率。目前，磁阻效应已被成功地运用在硬盘生产上，具有重要的商业应用价值。此外，利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点，还可以制成磁性随机存储器(MRAM)，其优点是在不通电的情况下可以继续保留存储的数据。
[0003]上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域，例如，移动电话中搭配全球定位系统(global positioning system,GPS)的电子罗盘(electronic compass)零组件，用来提供使用者移动方位等信息。目前，市场上已有各式的磁场感测技术，例如，各向异性磁阻(anisotropic magnetoresistance,AMR)感测元件、巨磁阻(GMR)感测元件、磁隧穿结(magnetic tunneling junction,MTJ)感测元件等等。然而，上述现有技术的缺点通常包括：较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足，以及易受温度变化影响等等，而有必要进一步改进。

技术实现思路

[0004]本专利技术一实施例公开一种制作半导体元件的方法，其主要先提供一包含MRAM区域与逻辑区域的基底，然后形成第一金属间介电层于基底上，形成第一金属内连线与第二金属内连线于MRAM区域的第一金属间介电层内，形成一自旋轨道转矩式(spin orbit torque,SOT)层于第一金属内连线与第二金属内连线上，形成一磁性隧穿结(magnetic tunneling junction,MTJ)堆叠结构于SOT层上，形成一硬掩模于MTJ堆叠结构上，利用该硬掩模图案化MTJ堆叠结构以形成MTJ，形成一遮盖层于SOT层与硬掩模上，再图案化遮盖层以及SOT层。
[0005]本专利技术一实施例公开一种半导体元件，其主要包含一自旋轨道转矩式(spin orbit torque,SOT)层设于一基底上，一磁性隧穿结(magnetic tunneling junction,MTJ)设于SOT层上，一硬掩模设于MTJ上以及一遮盖层设于SOT层以及MTJ上。
附图说明
[0006]图1至图10为本专利技术一实施例制作一MRAM单元的方法示意图。
[0007]主要元件符号说明
[0008]12:基底
[0009]14:MRAM区域
[0010]16:逻辑区域
[0011]18:层间介电层
[0012]20:金属内连线结构
[0013]22:金属内连线结构
[0014]24:金属间介电层
[0015]26:金属内连线
[0016]28:停止层
[0017]30:金属间介电层
[0018]32:金属内连线
[0019]34:阻障层
[0020]36:金属层
[0021]38:SOT层
[0022]40:MTJ堆叠结构
[0023]42:硬掩模
[0024]48:MTJ
[0025]50:遮盖层
[0026]52:金属间介电层
[0027]58:金属内连线
[0028]60:停止层
[0029]62:金属间介电层
[0030]64:金属内连线
具体实施方式
[0031]请参照图1至图10，图1至图10为本专利技术一实施例制作一MRAM单元的方法示意图。如图1所示，首先提供一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组，且基底12上较佳定义有一MRAM区域14以及一逻辑区域16。
[0032]基底12上可包含例如金属氧化物半导体(metal
‑
oxide semiconductor,MOS)晶体管等主动(有源)元件、被动(无源)元件、导电层以及例如层间介电层(interlayer dielectric,ILD)18等介电层覆盖于其上。更具体而言，基底12上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件，其中MOS晶体管可包含栅极结构(例如金属栅极)以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件，层间介电层18可设于基底12上并覆盖MOS晶体管，且层间介电层18可具有多个接触插塞电连接MOS晶体管的栅极以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术，在此不另加赘述。
[0033]然后于层间介电层18上依序形成金属内连线结构20、22电连接前述的接触插塞，其中金属内连线结构20包含一金属间介电层24以及金属内连线26镶嵌于金属间介电层24中，金属内连线结构22则包含一停止层28、一金属间介电层30以及至少二金属内连线32镶嵌于停止层28与金属间介电层30中。
[0034]在本实施例中，金属内连线结构20中的各金属内连线26较佳包含一沟槽导体
(trench conductor)，金属内连线结构22中设于MRAM区域14的金属内连线32则包含接触洞导体(via conductor)。另外各金属内连线结构20、22中的各金属内连线26、32均可依据单镶嵌制作工艺或双镶嵌制作工艺镶嵌于金属间介电层24、30以及/或停止层28中并彼此电连接。例如各金属内连线26、32可更细部包含一阻障层34以及一金属层36，其中阻障层34可选自由钛(Ti)、氮化钛(TiN)、钽(Ta)以及氮化钽(TaN)所构成的群组，而金属层36可选自由钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等所构成的群组，但不局限于此。由于单镶嵌或双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。此外在本实例金属内连线26中的金属层36较佳包含铜、金属内连线32中的金属层36较佳包含钨、金属间介电层24、30较佳包含氧化硅例如四乙氧基硅烷(tetraethyl orthosilicate,TEOS)、而停止层28则包含氮掺杂碳化物层(nitrogen doped carbide,NDC)、氮化硅、或氮碳化硅(silicon carbon nitride,SiCN)，但不局限于此。
[0035]如图2所示，接着形成一自旋轨道转矩式(spin orbit torque,SOT)层38、一MTJ堆叠结构40以及一硬掩模42于金属内连线结构22上。在本实施例中，形成MTJ堆叠本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种制作半导体元件的方法，其特征在于，包含：形成自旋轨道转矩式(spin orbit torque,SOT)层于基底上；形成磁性隧穿结(magnetic tunneling junction,MTJ)于该自旋轨道转矩式层上；形成遮盖层于该自旋轨道转矩式层以及该磁性隧穿结上；以及图案化该遮盖层以及该自旋轨道转矩式层。2.如权利要求1所述的方法，其中该基底包含MRAM区域以及逻辑区域，该方法包含：形成第一金属间介电层于该基底上；形成第一金属内连线以及第二金属内连线于该MRAM区域的该第一金属间介电层内；形成该自旋轨道转矩式层于该第一金属内连线以及该第二金属内连线上；形成磁性隧穿结堆叠结构于该自旋轨道转矩式层上；形成硬掩模于该磁性隧穿结堆叠结构上；利用该硬掩模图案化该磁性隧穿结堆叠结构以形成该磁性隧穿结；形成该遮盖层于该自旋轨道转矩式层以及该硬掩模上；以及图案化该遮盖层以及该自旋轨道转矩式层。3.如权利要求2所述的方法，另包含于图案化该遮盖层以及该自旋轨道转矩式层之前进行蚀刻制作工艺去除部分该遮盖层。4.如权利要求2所述的方法，另包含：形成第二金属间介电层环绕该遮盖层；以及形成第三金属内连线于该逻辑区域。5.如权利要求4所述的方法，其中该遮盖层顶表面低于该第三金属内连线顶表面。6.如权利要求4所述的方法，另包含：形成停止层于该第二金属间介电层上；形成第三金属间介电层于该停止层上；形成第四金属内连线于该MRAM区域连接该自旋轨道转矩式层；以及形成第五金属内连线于该逻辑区域连接该第三金属内连线。7.如权利要求2所述的方法，其中该自旋轨道转矩式层上的该遮盖层以及该磁性隧穿结旁的该遮盖层包含不同厚度。8.如权利要求2所述的方法，其中该自旋轨道转矩式层上的该遮盖层厚度...

【专利技术属性】
技术研发人员：林宏展，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：