DMA数据传输控制系统技术方案

本发明专利技术公开了一种DMA数据传输控制系统，包括：驱动层，用于生成第一内存申请指令，并在环形缓存空间申请成功后，生成内存描述符；系统层，与驱动层连接，用于接收第一内存申请指令，并生成第二内存申请指令；中央处理器，分别与系统层、主存储器连接，用于接收并执行第二内存申请指令，以申请主存储器内的环形缓存空间；主存储器，与中央处理器连接，用于提供环形缓存空间；PCI设备，分别与中央处理器、主存储器连接，PCI设备包括块随机存储模块和DMA传输模块。本发明专利技术实施例的DMA数据传输控制系统节约了计算资源，减小了中央处理器的工作压力，数据传输也更加流畅，能够实现更快的数据传输速度，在申请较大内存时，内存块个数少，空间利用率较高。用率较高。用率较高。

【技术实现步骤摘要】
DMA数据传输控制系统


[0001]本专利技术涉及数据传输
，特别涉及一种DMA数据传输控制系统。

技术介绍

[0002]在当前的PC（Personal Computer，个人计算机）与FPGA（Field Program Gate Way，现场可编程的门阵列）的PCIe（Peripheral Component Interconnect Express，高速串行总线）数据通信中，目前有三种IP（intellectual property，知识产权）核模块，分别是PCIe Intergrated Block、AXI Bridge PCIe、DMA/Bridge PCIe。
[0003]第一种：PCIe Intergrated Block是最基础的PCIE硬核，实现的是PCIE的物理层、链路层和事务层，提供给用户的是以交互系统接口定义的TLP（Transaction Layer Packet，事务层数据）包。用户如果需要给PC发数据，则在逻辑端组好MEM_WR事务包送到AXIS接口上，同样要从PC获取数据，就要发送MEM_RD事务包，然后获取到COMPLETE事务包，再从COMPLETE事务包中提取出数据。然而，这是方式传输数据过程较为繁琐。
[0004]第二种：AXI Bridge PCIe的作用类似于一座桥，一座FPGA端直通上位机内存的桥，用户如需读写上位机内存空间，只需要操作这个IP核的S_AXI接口，就可以像读写普通AXI接口的BRAM/DDR一样读写上位机内存。对于采集卡而言，FPGA收到数据后，只需要根据上位机配下来的写内存地址寄存器，就可以将数据以 AXI Memory接口标准发往上位机，然后产生中断让CPU（Central Processing Unit，中央处理器）从相应内存地址去读取数据，这种方式IP就省去了组事务层包的烦恼，只要把数据发上去即可，组包的事IP会解决。然而，这种方式需要CPU参与数据的传输过程，增加了CPU的工作压力。
[0005]第三种：DMA/Bridge PCIe，该IP核不但能够把事务层的组包解包完成，还能把需要DMA处理的任务也完成。因此，该方式是一种效率较高的开发方法。然而，在申请传输较大内存的数据时，需要申请较多的内存块，导致产生较多的物理地址，容易出现数据传输错误的情况。

技术实现思路

[0006]本专利技术旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本专利技术的目的在于提出一种DMA数据传输控制系统，以减小中央处理器的工作压力，提高数据传输速度。
[0007]为达到上述目的，本专利技术实施例提出了一种DMA数据传输控制系统，所述系统包括：驱动层、系统层、中央处理器、主存储器、PCI设备。所述驱动层，用于生成第一内存申请指令，并在环形缓存空间申请成功后，生成内存描述符；所述系统层，与所述驱动层连接，用于接收所述第一内存申请指令，并生成第二内存申请指令；所述中央处理器，分别与所述系统层、主存储器连接，用于接收并执行所述第二内存申请指令，以申请所述主存储器内的所述环形缓存空间；所述主存储器，与所述中央处理器连接，用于提供所述环形缓存空间；所述PCI设备，分别与所述中央处理器、所述主存储器连接，所述PCI设备包括块随机存储模块
和DMA传输模块，所述块随机存储模块用于存储所述环形缓存空间的内存描述符，所述DMA传输模块用于根据所述内存描述符向所述环形缓存空间传输数据；其中，所述内存描述符的个数为n个，且2≤n≤50，所述内存描述符用于描述物理地址连续的内存空间的起始物理地址及存储空间大小信息，n个所述内存描述符所描述的存储空间大小之和等于所述环形缓存空间的大小。
[0008]另外，本专利技术实施例的DMA数据传输控制系统还可以具有如下附加技术特征：根据本专利技术的一个实施例，所述环形缓存空间的大小记为第一目标值，所述中央处理器在申请所述主存储器内的所述环形缓存空间时，具体用于：以第二目标值申请物理地址连续的内存空间，其中，所述第二目标值的初始值为预设值，所述第二目标值小于所述第一目标值；当申请失败后，更新所述第二目标值，并返回所述以第二目标值申请物理地址连续的内存空间的步骤，其中，更新后的第二目标值小于更新前的第二目标值；当申请成功后，获取申请到的内存空间的物理地址，并判断累积申请到的存储空间大小是否达到所述第一目标值；若是，则确定申请完成；若否，则返回所述以第二目标值申请物理地址连续的内存空间的步骤。
[0009]根据本专利技术的一个实施例，所述中央处理器在更新所述第二目标值时，具体用于：计算所述第二目标值的半值；将所述半值作为更新后的第二目标值。
[0010]根据本专利技术的一个实施例，所述中央处理器在计算所述第二目标值的半值之后，还具体用于：计算所述第一目标值与所述累积申请到的内存空间大小之间的差值，并判断所述差值是否小于所述半值；若是，则将所述差值作为更新后的第二目标值；若否，则执行所述将所述半值作为更新后的第二目标值的步骤。
[0011]根据本专利技术的一个实施例，所述PCI设备、所述中央处理器、所述主存储器通过访问通道连接；其中，所述访问通道为HOST主桥，所述PCI设备通过PCI接口连接所述HOST主桥。
[0012]根据本专利技术的一个实施例，所述主存储器包括地址映射页表，所述地址映射页表用于记录物理地址和虚拟地址的对应信息；所述系统层包括内存申请模块，所述内存申请模块用于接收所述驱动层发送的所述第一内存申请指令，并生成基于机器语言的所述第二内存申请指令；所述中央处理器包括内存管理模块，所述内存管理模块用于执行所述第二内存申请指令并反馈申请结果给所述内存申请模块，其中，若申请成功，则所述申请结果为申请到的物理地址连续的内存空间的起始物理地址及存储空间大小信息，将所述申请到的物理地址连续的内存空间的起始物理地址依据所述地址映射页表转化为虚拟地址后再反馈给所述内存申请模块，若申请失败，则所述申请结果为空白信息，并将所述空白信息反馈给所述内存申请模块；所述驱动层还用于生成环形缓存列表，所述环形缓存列表包括申请到的物理上连续的内存空间的虚拟地址及存储空间大小信息。
[0013]根据本专利技术的一个实施例，所述系统还包括：应用层，与所述驱动层连接，用于接收用户指令及对所述环形缓存空间中存储的数据进行调用。
[0014]根据本专利技术的一个实施例，所述DMA传输模块还用于对n个所述内存描述符进行排序，且依次循环往复依据n个所述内存描述符向所述环形缓存空间传输数据；其中，所述DMA传输模块每传输固定量的数据就向所述应用层发送一次中断信息，所述应用层依据所述中断信息和所述环形缓存列表调用所述环形缓存空间中存储的数据。
[0015]根据本专利技术的一个实施例，所述应用层还用于下发停止DMA传输指令和退出程序指令；所述DMA传输模块还用于接收所述停止DMA传输指令，从而停止向所述环形缓存空间传输数据；所述驱动层还用于接收所述退出程序指令，从而释放申请到的所述环形缓存空间，并由所述系统层进行回收。
[0016]根据本本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种DMA数据传输控制系统，其特征在于，所述系统包括：驱动层，用于生成第一内存申请指令，并在环形缓存空间申请成功后，生成内存描述符；系统层，与所述驱动层连接，用于接收所述第一内存申请指令，并生成第二内存申请指令；中央处理器，分别与所述系统层、主存储器连接，用于接收并执行所述第二内存申请指令，以申请所述主存储器内的所述环形缓存空间；主存储器，与所述中央处理器连接，用于提供所述环形缓存空间；PCI设备，分别与所述中央处理器、所述主存储器连接，所述PCI设备包括块随机存储模块和DMA传输模块，所述块随机存储模块用于存储所述环形缓存空间的内存描述符，所述DMA传输模块用于根据所述内存描述符向所述环形缓存空间传输数据；其中，所述内存描述符的个数为n个，且2≤n≤50，所述内存描述符用于描述物理地址连续的内存空间的起始物理地址及存储空间大小信息，n个所述内存描述符所描述的存储空间大小之和等于所述环形缓存空间的大小。2.根据权利要求1所述的DMA数据传输控制系统，其特征在于，所述环形缓存空间的大小记为第一目标值，所述中央处理器在申请所述主存储器内的所述环形缓存空间时，具体用于：以第二目标值申请物理地址连续的内存空间，其中，所述第二目标值的初始值为预设值，所述第二目标值小于所述第一目标值；当申请失败后，更新所述第二目标值，并返回所述以第二目标值申请物理地址连续的内存空间的步骤，其中，更新后的第二目标值小于更新前的第二目标值；当申请成功后，获取申请到的内存空间的物理地址，并判断累积申请到的存储空间大小是否达到所述第一目标值；若是，则确定申请完成；若否，则返回所述以第二目标值申请物理地址连续的内存空间的步骤。3.根据权利要求2所述的DMA数据传输控制系统，其特征在于，所述中央处理器在更新所述第二目标值时，具体用于：计算所述第二目标值的半值；将所述半值作为更新后的第二目标值。4.根据权利要求3所述的DMA数据传输控制系统，其特征在于，所述中央处理器在计算所述第二目标值的半值之后，还具体用于：计算所述第一目标值与所述累积申请到的内存空间大小之间的差值，并判断所述差值是否小于所述半值；若是，则将所述差值作为更新后的第二目标值；若否，则执行所述将所述半值作为更新后的第二目标值的步骤。5.根据权利要求1所述的DMA数据传输控制系统，其特征在于，所述PCI设备、所述中央处理器、所述主存储器通...

【专利技术属性】
技术研发人员：曹羽丰，吴亚，贺羽，
申请(专利权)人：国仪量子合肥技术有限公司，
类型：发明
国别省市：