本发明专利技术公开了一种存算一体芯片、其计算方法及装置，所述芯片包括RISCV处理器、至少一个存储阵列以及计算模块；所述RISCV处理器包括处理器核心模块和数据存储器；所述处理器核心模块用于接收外部指令，确定所述外部指令为RISCV指令还是扩展指令，若为扩展指令，根据所述外部指令确定权重数据和待处理数据，将所述权重数据写入所述存储阵列，将所述待处理数据发送至所述数据存储器；所述计算模块根据所述存储阵列的权重数据和所述数据存储器的待处理数据得到计算结果。本发明专利技术可减少数据传输，提高计算效率。提高计算效率。提高计算效率。
【技术实现步骤摘要】
存算一体芯片、其计算方法及装置
[0001]本专利技术涉及芯片
，尤其涉及一种存算一体芯片、其计算方法及装置。
技术介绍
[0002]本部分旨在为权利要求书中陈述的本专利技术实施例提供背景或上下文。此处的描述不因为包括在本部分中就承认是现有技术。
[0003]近年来，为了解决器件尺寸微缩挑战与冯诺依曼计算架构瓶颈，存算一体(或者也可称为存内计算、内存计算等)技术得到人们的广泛关注，其基本思想是存储与计算融合在同一个芯片，从而直接利用存储器进行计算，降低功耗的同时提高性能。
[0004]存算一体技术目前被认为是后摩尔时代解决大数据实时智能处理的高效硬件方案之一，也是目前深度学习神经网络高效实施方案之一。对于深度学习神经网络应用，其最频繁的运算是乘积累加运算(Multiply Accumulate,简称MAC)，通过存算一体的方式可以高效的实现MAC运算，从而在大幅度提高性能的同时降低功耗。在面向复杂的神经网络应用场景时，考虑到外设交互以及除MAC运算外的计算需求，单一存算一体芯片往往难以满足设计需要，因此需要添加额外的处理器(CPU)，通过处理器的控制单元以及计算模块实现复杂的计算任务。当前，外部的控制单元及计算模块与存算一体芯片的设计多采用分立的形式，即CPU与存算一体芯片间仅通过总线进行数据传递，大量的数据传递过程限制了神经网络系统的计算效率。
技术实现思路
[0005]本专利技术的一个目的在于提供一种存算一体芯片，减少数据传输，提高计算效率。本专利技术的另一个目的在于提供一种存算一体芯片的计算方法。本专利技术的再一个目的在于提供一种神经网络计算装置。本专利技术的还一个目的在于提供一种计算机设备。本专利技术的还一个目的在于提供一种计算机可读介质。
[0006]为了达到以上目的，本专利技术一方面公开了一种存算一体芯片，包括RISCV处理器、至少一个存储阵列以及计算模块；
[0007]所述RISCV处理器包括处理器核心模块和数据存储器；
[0008]所述处理器核心模块用于接收外部指令，确定所述外部指令为RISCV指令还是扩展指令，若为扩展指令，根据所述外部指令确定权重数据和待处理数据，将所述权重数据写入所述存储阵列，将所述待处理数据发送至所述数据存储器；
[0009]所述计算模块根据所述存储阵列的权重数据和所述数据存储器的待处理数据得到计算结果。
[0010]优选的，进一步包括本地指令存储器、总线和外部存储器；
[0011]所述处理器核心模块通过所述总线与所述外部存储器连接；
[0012]所述处理器核心模块进一步用于在接收到外部指令后，将所述外部指令存储至所述本地指令存储器。
[0013]优选的，所述数据存储器包括本地数据存储模块和存算一体缓存模块；
[0014]所述本地数据存储模块用于存储处理所述RISCV指令所需的计算数据；
[0015]所述存算一体缓存模块用于存储所述待处理数据。
[0016]优选的，进一步包括与所述存储阵列对应的写入模块和读取模块；
[0017]所述写入模块包括与所述存储阵列对应的行译码器和列译码器；
[0018]所述读取模块包括读译码器。
[0019]优选的，所述计算模块包括加法树和累加器；
[0020]所述处理器核心模块用于根据所述外部指令确定比特选择信号，根据所述比特选择信号从所述数据存储器的待处理数据中选择一比特数据，将所述一比特数据发送至所述加法树以使所述加法树将所述权重数据和所述一比特数据相乘得到相乘结果并发送至所述累加器；
[0021]所述累加器用于将所述待处理数据的所有比特数据对应的相乘结果相加得到所述计算结果。
[0022]优选的，所述处理器核心模块包括依次连接的取指模块、译码模块、执行模块和访存回写模块，还包括存算一体控制单元；
[0023]所述取指模块包括程序计数器，用于从本地指令存储器中获取外部指令；
[0024]所述译码模块包括判断单元和寄存器堆，所述判断单元用于确定所述外部指令为RISCV指令还是扩展指令，若为扩展指令，将所述外部指令发送至所述存算一体控制单元，若为RISCV指令，将所述RISCV指令发送至所述寄存器堆；
[0025]所述执行模块用于执行所述RISCV指令得到RISCV计算数据；
[0026]所述访存回写模块包括存储器访存单元，接收所述RISCV计算数据并存储，并传输至所述寄存器堆；
[0027]所述存算一体控制单元用于根据所述外部指令确定权重数据和待处理数据，将所述权重数据写入所述存储阵列，将所述待处理数据发送至所述数据存储器，并控制所述计算模块基于所述权重数据和所述待处理数据得到所述计算结果。
[0028]本专利技术还公开了一种存算一体芯片的计算方法，所述存算一体芯片包括至少一个存储阵列、计算模块以及数据存储器；
[0029]所述方法包括：
[0030]接收外部指令；
[0031]确定所述外部指令为RISCV指令还是扩展指令，若为扩展指令，根据所述外部指令确定权重数据和待处理数据，将所述权重数据写入所述存储阵列，将所述待处理数据发送至所述数据存储器；
[0032]通过所述计算模块根据所述存储阵列的权重数据和所述数据存储器的待处理数据得到计算结果。
[0033]本专利技术还公开了一种神经网络计算装置，包括如上所述的存算一体芯片。
[0034]本专利技术还公开了一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现如上所述方法。
[0035]本专利技术还公开了一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序被处理器执行时实现如上所述方法。
[0036]本专利技术存算一体芯片包括RISCV处理器、至少一个存储阵列以及计算模块。所述RISCV处理器包括处理器核心模块和数据存储器。所述处理器核心模块用于接收外部指令，确定所述外部指令为RISCV指令还是扩展指令，若为扩展指令，根据所述外部指令确定权重数据和待处理数据，将所述权重数据写入所述存储阵列，将所述待处理数据发送至所述数据存储器。所述计算模块根据所述存储阵列的权重数据和所述数据存储器的待处理数据得到计算结果。从而，本专利技术将RISCV处理器与存算一体功能集成在一个芯片中，减少了数据存储和计算时的数据传输过程，提升数据计算效率。
附图说明
[0037]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
[0038]图1为本专利技术存算一体芯片具体实施例的示意图；
[0039]图2为本专利技术存算一体芯片具体实施例RISCV处理器的示意图；
[0040]图3为本专利技术存算一体芯片本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种存算一体芯片，其特征在于，包括RISCV处理器、至少一个存储阵列以及计算模块；所述RISCV处理器包括处理器核心模块和数据存储器；所述处理器核心模块用于接收外部指令，确定所述外部指令为RISCV指令还是扩展指令，若为扩展指令，根据所述外部指令确定权重数据和待处理数据，将所述权重数据写入所述存储阵列，将所述待处理数据发送至所述数据存储器；所述计算模块根据所述存储阵列的权重数据和所述数据存储器的待处理数据得到计算结果。2.根据权利要求1所述的存算一体芯片，其特征在于，进一步包括本地指令存储器、总线和外部存储器；所述处理器核心模块通过所述总线与所述外部存储器连接；所述处理器核心模块进一步用于在接收到外部指令后，将所述外部指令存储至所述本地指令存储器。3.根据权利要求1所述的存算一体芯片，其特征在于，所述数据存储器包括本地数据存储模块和存算一体缓存模块；所述本地数据存储模块用于存储处理所述RISCV指令所需的计算数据；所述存算一体缓存模块用于存储所述待处理数据。4.根据权利要求1所述的存算一体芯片，其特征在于，进一步包括与所述存储阵列对应的写入模块和读取模块；所述写入模块包括与所述存储阵列对应的行译码器和列译码器；所述读取模块包括读译码器。5.根据权利要求1所述的存算一体芯片，其特征在于，所述计算模块包括加法树和累加器；所述处理器核心模块用于根据所述外部指令确定比特选择信号，根据所述比特选择信号从所述数据存储器的待处理数据中选择一比特数据，将所述一比特数据发送至所述加法树以使所述加法树将所述权重数据和所述一比特数据相乘得到相乘结果并发送至所述累加器；所述累加器用于将所述待处理数据的所有比特数据对应的相乘结果相加得到所述计算结果。6.根据权利要求1所述的存算一体芯片，其特征在于，所述处理器核心模块包括依...
【专利技术属性】
技术研发人员：易文特，莫柯凡，潘彪，康旺，
申请(专利权)人：北京航空航天大学，
类型：发明
国别省市：
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