一种低压差线性稳压器制造技术

本发明专利技术揭示了一种低压差线性稳压器，包括带隙基准电路、误差放大电路、缓冲电路、功率输出及反馈电路和衬底偏置电路；误差放大电路接收带隙基准电路提供的基准电压和功率输出及反馈电路提供的反馈电压并将输出连至缓冲电路，缓冲电路对误差放大器输出信号进行缓冲后连至功率输出及反馈电路，功率输出及反馈电路将反馈电压输出至误差放大电路的同相输入端，衬底偏置电路接收带隙基准电路提供的偏置电压产生基准电流流过衬底偏置电阻，衬底偏置电阻分别连接缓冲电路和功率输出及反馈电路中PMOS管的源极和漏极。本发明专利技术能够降低对制造工艺、最小工作电源电压的要求，并降低了电路的复杂性、芯片面积及功耗。芯片面积及功耗。芯片面积及功耗。

【技术实现步骤摘要】
一种低压差线性稳压器


[0001]本专利技术涉及集成电路设计领域，特别是涉及一种低压差线性稳压器。

技术介绍

[0002]LDO（Low Dropout Regulator , 低压差线性稳压器）是一种应用于便携式电子设备中的电源芯片，它具有低压差、低噪声、低静态功耗以及输出电流大等突出特点。
[0003]LDO通常由误差放大器、功率管、电阻反馈网络等构成。为了获得较大的输出电流，功率管尺寸通常较大，因此其栅极有较大的寄生电容。如果误差放大器的输出直接接功率管的栅极，会使得在低负载电流下误差放大器输出端极点与LDO输出端极点靠得很近，影响LDO的稳定性。在误差放大器与功率管间加入缓冲级是一种常见做法，能够将功率管栅极处的极点提升至单位增益带宽以外，同时减小误差放大器输出级的负载电容，改善LDO的稳定性。
[0004]该缓冲级通常可由PMOS或NMOS实现。PMOS Buffer结构简单，但引入了一个Vgs电压，提高了对电源电压的要求，减小了功率管的栅源电压，同样的负载电流需要增加功率管的面积。NMOS Buffer则通常需要Charge Pump电路提高NMOS栅极的电压，这增加了电路复杂性及功耗；或者使用Native NMOS，但在工艺、温度及衬偏效应的影响下，Native NMOS的Vgs电压有较大变化，会影响部分条件下LDO的环路增益，进而影响LDO的线性调整率、负载调整率等性能。特殊的耗尽型NMOS能够满足要求，但提高了对工艺的要求，且需要额外增加掩模版，增加了芯片成本。

技术实现思路

[0005]本专利技术的目的在于，提供一种低压差线性稳压器，能够降低对制造工艺、最小工作电源电压的要求，并降低了电路的复杂性、芯片面积及功耗。
[0006]为达到上述目的，本专利技术提供一种低压差线性稳压器，包括带隙基准电路、误差放大电路、缓冲电路、功率输出及反馈电路和衬底偏置电路；所述误差放大电路接收所述带隙基准电路提供的基准电压和所述功率输出及反馈电路提供的反馈电压并将输出连至所述缓冲电路，所述缓冲电路对所述误差放大电路的输出进行缓冲后连至所述功率输出及反馈电路，所述功率输出及反馈电路将反馈电压输出至所述误差放大电路的同相输入端，所述衬底偏置电路接收所述带隙基准电路提供的偏置电压产生基准电流流过衬底偏置电阻，所述衬底偏置电阻分别连接所述缓冲电路和所述功率输出及反馈电路中PMOS管的源极和漏极；所述缓冲电路包括第一PMOS管、第二PMOS管和第一NMOS管；所述功率输出及反馈电路包括第三PMOS管和分压反馈子电路；所述第一PMOS管的栅极连接所述误差放大电路的输出端，源极连接所述第三PMOS管的栅极和所述第二PMOS管的漏极，漏极连接所述第一NMOS管的漏极；所述第二PMOS管的源极连接电源电压，栅极连接控制电压；所述第一NMOS管的源极接地，栅极连接控制电压；
所述第三PMOS管的源极连接电源电压，漏极连接所述分压反馈子电路的一端；所述分压反馈子电路的另一端接地；所述分压反馈子电路将反馈电压输出至所述误差放大电路的同相输入端；所述衬底偏置电阻连接所述第一PMOS管和所述第三PMOS管的源极和衬底。
[0007]进一步的，所述缓冲电路还包括第四PMOS管和第二NMOS管；所述第四PMOS管漏极连接所述第一PMOS管的源极和所述第二NMOS管的漏极，源极连接电源电压，栅极连接控制电压；所述第二NMOS管栅极连接所述第一NMOS管的漏极，源极接地。
[0008]进一步的，所述衬底偏置电阻包括第一电阻、第二电阻和第三电阻；所述第一电阻一端连接电源电压，另一端连接所述第三PMOS管的衬底和所述第三电阻的一端；所述第二电阻一端连接所述第一PMOS管的衬底，另一端连接所述第一PMOS管的源极和所述第三PMOS管的栅极。
[0009]进一步的，所述衬底偏置电路包括第三NMOS管和第四NMOS管；所述第三NMOS管的漏极连接所述第二电阻另一端；所述第四NMOS管的漏极连接所述第三电阻的另一端；所述第三NMOS管、第四NMOS管和第一NMOS管共栅极，且源极均接地。
[0010]进一步的，所述分压反馈子电路包括串联的第四电阻和第五电阻；所述误差放大电路的同相输入端连接于所述第四电阻与所述第五电阻之间；所述第四电阻的一端与所述第三PMOS管的漏极相连。
[0011]进一步的，所述分压反馈子电路还包括第五NMOS管；所述第五NMOS管的漏极连接所述第五电阻一端，源极接地，栅极连接控制电压。
[0012]进一步的，还包括滤波电容；所述滤波电容的一端连接于所述第四电阻，另一端接地。
[0013]进一步的，还包括补偿电容；所述补偿电容两端分别与所述误差放大电路和所述第四电阻的一端相连。
[0014]进一步的，所述误差放大电路包括第一运算放大器；所述第一运算放大器接收所述带隙基准电路提供的基准电压和所述功率输出及反馈电路提供的反馈电压并将输出连至所述缓冲电路。
[0015]进一步的，所述带隙基准电路包括第二运算放大器、第一晶体管、第二晶体管、第六电阻、第七电阻、第八电阻、可调节电阻、第六NMOS管、第七NMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管以及第十三PMOS管；所述第二运算放大器的输出端连接所述第六PMOS管、第八PMOS管、第十PMOS管和第十二PMOS管的栅极，正向输入端连接于所述第七电阻，反相输入端连接于所述第八电阻；所述第六电阻一端和所述第七电阻一端连接所述第九PMOS管的漏极；所述第六电阻另一端连接所述第一晶体管的发射极；所述第八电阻一端和所述第二晶体管的发射极皆连接所述第十一PMOS管的漏极；所述第一晶体管和所述第二晶体管的基极和集电极以及所述第七电阻和所述第八电阻的另一端均接地；所述可调节电阻一端连接于所述第十三PMOS管的漏极，另一端接地；所述第六NMOS管和所述第七NMOS管共栅极，且源极均接地；所述第六PMOS管的漏极连接所述第六NMOS管的漏极和栅极；所述第七NMOS管的漏极连接所述第七PMOS管的漏极和栅极；所述第六PMOS管、第七PMOS管、第八PMOS管、第十PMOS管以及第十二PMOS管的源极
皆连接于电源电压；所述第七PMOS管、第九PMOS管、第十一PMOS管和第十三PMOS管共栅极；所述第九PMOS管的源极连接所述第八PMOS管的漏极；所述第十一PMOS管的源极连接所述第十PMOS管的漏极；所述第十三PMOS管的源极连接所述第十二PMOS管的漏极。
[0016]通过上述技术方案，本专利技术相比于现有技术至少具有如下有益效果：本专利技术通过第二PMOS、第一NMOS构成的偏置给第一PMOS管提供偏置电流，第三NMOS管通过偏置电流，在第二电阻上形成电压，使得第一PMOS管的源极和衬底有个偏压，减小第一PMOS管的阈值电压，同理，第一电阻在第三PMOS管源极和衬底形成偏压，减小第三PMOS管的阈值电压，从而降低了对电源电压的要求，在同样的负载电流下可以减本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种低压差线性稳压器，其特征在于，包括带隙基准电路、误差放大电路、缓冲电路、功率输出及反馈电路和衬底偏置电路；所述误差放大电路接收所述带隙基准电路提供的基准电压和所述功率输出及反馈电路提供的反馈电压并将输出连至所述缓冲电路，所述缓冲电路对所述误差放大电路的输出进行缓冲后连至所述功率输出及反馈电路，所述功率输出及反馈电路将反馈电压输出至所述误差放大电路的同相输入端，所述衬底偏置电路接收所述带隙基准电路提供的偏置电压产生基准电流流过衬底偏置电阻，所述衬底偏置电阻分别连接所述缓冲电路和所述功率输出及反馈电路中PMOS管的源极和漏极；所述缓冲电路包括第一PMOS管、第二PMOS管和第一NMOS管；所述功率输出及反馈电路包括第三PMOS管和分压反馈子电路；所述第一PMOS管的栅极连接所述误差放大电路的输出端，源极连接所述第三PMOS管的栅极和所述第二PMOS管的漏极，漏极连接所述第一NMOS管的漏极；所述第二PMOS管的源极连接电源电压，栅极连接控制电压；所述第一NMOS管的源极接地，栅极连接控制电压；所述第三PMOS管的源极连接电源电压，漏极连接所述分压反馈子电路的一端；所述分压反馈子电路的另一端接地；所述分压反馈子电路将反馈电压输出至所述误差放大电路的同相输入端；所述衬底偏置电阻连接所述第一PMOS管和所述第三PMOS管的源极和衬底。2.如权利要求1所述的低压差线性稳压器，其特征在于，所述缓冲电路还包括第四PMOS管和第二NMOS管；所述第四PMOS管漏极连接所述第一PMOS管的源极和所述第二NMOS管的漏极，源极连接电源电压，栅极连接控制电压；所述第二NMOS管栅极连接所述第一NMOS管的漏极，源极接地。3.如权利要求1所述的低压差线性稳压器，其特征在于，所述衬底偏置电阻包括第一电阻、第二电阻和第三电阻；所述第一电阻一端连接电源电压，另一端连接所述第三PMOS管的衬底和所述第三电阻的一端；所述第二电阻一端连接所述第一PMOS管的衬底，另一端连接所述第一PMOS管的源极和第三PMOS管的栅极。4.如权利要求3所述的低压差线性稳压器，其特征在于，所述衬底偏置电路包括第三NMOS管和第四NMOS管；所述第三NMOS管的漏极连接所述第二电阻另一端；所述第四NMOS管的漏极连接所述第三电阻的另一端；所述第三NMOS管、第四NMOS管和第一NMOS管共栅极，且源极均接地。5.如权利要求1所述的低压差线性稳压器，其特征在于，所述分压反馈子电路包括串联的第四电阻和第五电阻；所述误差放大电路的...

【专利技术属性】
技术研发人员：卢昌鹏，王建军，周晓亚，
申请(专利权)人：上海海栎创科技股份有限公司，
类型：发明
国别省市：