FPGA快速配置方法和系统技术方案

FPGA快速配置方法和系统，涉及集成电路技术。本发明专利技术的方法包括下述步骤：(1)将处于同一个子阵列中的非易失存储模块数量记为N，对初始时钟信号进行相移，产生N路相移时钟，各路相移时钟的相移量为a

【技术实现步骤摘要】
FPGA快速配置方法和系统


[0001]本专利技术涉及集成电路技术。

技术介绍

[0002]现今市场上有两种主流类型的可多次反复编程的FPGA：第一种是配置数据在系统掉电后即丢失的SRAM型FPGA，其集成度高、规模大，但在每次系统上电时均需从片外的Flash存储器加载配置数据方能启动和开始运作。第二种是配置数据存储在片内的如嵌入式Flash(eFlash：Embedded Flash)等非易失存储单元或模块中的非易失型FPGA，在系统掉电后其配置数据仍保存在非易失存储模块中，因此在每次系统上电时无需从片外Flash存储器加载数据，但其集成度一般不高、规模较小。
[0003]随着人工智能和异构计算处理的发展应用，需要FPGA阵列的逻辑计算资源如基本逻辑单元(BLC：Basic Logic Cell)、块状随机存储器(BRAM：Block RAM)、数据处理单元(DSP)等越来越多，并且也需要在FPGA阵列中加入PCIe、Inerlaken、Ethernet等多种网络传输协议媒体流控制器，以支撑系统间数据的高速网络传输；FPGA阵列中资源的增加也意味其所需的配置数据流容量也越来越大，进而导致FPGA配置数据加载时间越来越长。对非易失型FPGA而言，与SRAM型FPGA相比，能够实现系统上电后的快速配置加载是其重要的优势特性之一，因此其面临着即需要更多的存储配置数据的非易失存储单元阵列、又需要实现上电后快速配置加载的双重挑战，其已成为制约非易失型FPGA发展的重要因素。

技术实现思路

[0004]本专利技术所要解决的技术问题是，提供一种低瞬时功耗、低干扰的FPGA快速配置方法和系统。
[0005]本专利技术解决所述技术问题采用的技术方案是，FPGA快速配置方法，其特征在于，包括下述步骤：
[0006](1)将处于同一个子阵列中的非易失存储模块数量记为N，对初始时钟信号进行相移，产生N路相移时钟，各路相移时钟的相移量为a
×
360
°
/N，a为相移时钟的序号，a的范围为0到N
‑
1；
[0007](2)将各路相移时钟与非易失存储模块作一对一的对应，每个非易失存储模块以对应的相移时钟作为控制该非易失存储模块与FPGA资源矩阵之间配置数据传输的时钟信号。
[0008]相移由锁相环实现。
[0009]本专利技术的FPGA快速配置系统包括至少一个子阵列，每个子阵列包括：
[0010]N个非易失存储模块，用于存储FPGA配置数据；
[0011]配置数据加载控制模块，用于控制非易失存储模块向FPGA资源矩阵的配置数据传输；
[0012]所述配置数据加载控制模块具有时钟偏移单元，用于产生相对于初始时钟信号相
移量为a
×
360
°
/N的相移时钟信号，a为相移时钟的序号，a的范围为0到N
‑
1。
[0013]本专利技术主要有以下两点技术效果：
[0014](一)实现FPGA配置数据的快速加载
[0015]FPGA的配置数据加载时间主要在于从存储配置数据的存储器中读取数据的波特率(即数据读取位宽
×
数据读取速率)。目前较大规模的SRAM型FPGA外部配置存储器通常选用SPI接口的通用Flash存储器，以100MHz读取时钟频率即100Mbps数据读取速率、4位宽读取模式为例，读取64Mb容量的存储数据最快需要时间为64
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1024
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1024bit/(4
×
100Mbps)＝0.167s＝167ms，其可以支持目前市场上较常见的1000万门级SRAM型FPGA的配置数据存储，1000万门级SRAM型FPGA其配置信息约为20Mb～40Mb，即采用SPI通用Flash存储器读取配置数据需要时间为52.19ms～104.38ms。而本专利技术中采用可嵌入到FPGA器件内部的非易失存储模块(如eFlash存储模块)存储FPGA配置数据，这样器件内部非易失存储模块的位宽在设计时即可以选择较外部存储器相比更宽的位宽(因为芯片内部走线相片外部走线延时更短、干扰更小)如32位以上，如本专利技术可选用64位位宽、读取时钟频率约33Mhz的非易失存储模块103，则实现1000万门级的FPGA资源矩阵104的配置时间即为9.93ms(20
×
1024
×
1024bit/64*33Mbps)～19.86ms(40
×
1024
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1024bit/64*33Mbps)，若一个FPGA子阵列101中选择4个非易失存储模块103，则1000万门级的FPGA资源矩阵104的配置时间可缩短至2.48ms～4.96ms，而目前市场上最大规模的500万门级非易失FPGA的最短配置时间为2.60ms，相当于配置时间可至少提升一倍以上。
[0016]更进一步，如果将1000万门级的FPGA资源矩阵104划分至4个FPGA子阵列101中，则1000万门级FPGA器件的配置时间可进一步缩短为0.62ms(2.48ms/4)～1.24ms(4.96ms/4)，从而大大缩短千万门级FPGA的配置时间，同时实现FPGA配置数据的快速加载。
[0017](二)实现SRAM型FPGA器件配置数据掉电不丢失的非易失特性
[0018]通过将具备非易失特性的非易失存储器(如eFlash存储模块)嵌入到SRAM型FPGA器件内部，从而实现SRAM型FPGA器件配置数据掉电不丢失的非易失特性。本专利技术中的非易失存储器包括闪存(FLASH)、可编程只读存储器(PROM)、电可改写只读存储器(EAROM)、可擦可编程只读存储器(EPROM)、电可擦可编程只读存储器(EEPROM)、铁电存储器(FERAM)、磁性随机存储器(MRAM)以及相变存储器(OUM)等。
附图说明
[0019]图1为本专利技术的系统结构图。
[0020]图2为本专利技术的实施例1的系统结构图。
[0021]图3为本专利技术的时钟相移示意图。
[0022]图4为本专利技术的版图布局示意图。
具体实施方式
[0023]本专利技术提供一种FPGA快速配置方法，包括下述步骤：
[0024](1)将处于同一个子阵列中的非易失存储模块数量记为N，对初始时钟信号进行均衡的相移，产生N路相移时钟，各路相移时钟的相移量为a
×
360
°
/N，a为相移时钟的序号，a的范围为0到N
‑
1；以N＝4为例，通过锁相环PLL对初始时钟信号进行相移后产生4路相移时
钟，第一路相移时钟的相移量为0，第2路相移时钟的相移量为90
°
，第3路相移时钟的相移量为180
°
，第4路相移时钟的相移量为270
°
。
[0025](2)将各路相移时钟与非易失存储模块作一对一的对应，每个非易本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.FPGA快速配置方法，其特征在于，包括下述步骤：(1)将处于同一个子阵列中的非易失存储模块数量记为N，对初始时钟信号进行相移，产生N路相移时钟，各路相移时钟的相移量为a
×
360
°
/N，a为相移时钟的序号，a的范围为0到N
‑
1；(2)将各路相移时钟与非易失存储模块作一对一的对应，每个非易失存储模块以对应的相移时钟作为控制该非易失存储模块与FPGA资源矩阵之间配置数据传输的时钟信号。2.如权利要求1所述的FPGA快...

【专利技术属性】
技术研发人员：丛伟林，刘云博，耿林，邢亚楠，阙小茜，孙海，刘义凯，
申请(专利权)人：成都华微电子科技股份有限公司，
类型：发明
国别省市：